Insulator
Drain
Source Drain
Semiconductor
Insulator Substrate (Gate)
圖5-1.1（A）Top-contact 與（B）Bottom-contact 之完成元件示意圖。
0 -10 -20 -30 -40 -50 -60
Drain-Source Voltage (V)
Drain Current (uA)
0 -10 -20 -30 -40 -50 -60
Drain-Source Voltage (V)
Drain Current (uA)
圖5-1.2（A）Bottom-contact與（B）Top-contact之ID-VD curve比較。
20 0 -20 -40 -60 -80
圖5-1.3（A）Bottom-contact與（B）Top-contact之ID-VG curve及Gm比較。
Gate Voltage (V)
Drain Current (uA)
0.00
Gate Voltage (V)
Drain Current (uA)
0.0
0.2
0.4
0.6
圖5-1.4（A）Bottom-contact 與（B）Top-contact 之 on/off ratio 比較。
0 -20 -40 -60
10-12 1x10-10 1x10-8 1x10-6 1x10-4
Gate Voltage (V)
(-Id) Drain Current (A)
0.0000
1x10-10 1x10-8 1x10-6 1x10-4
Gate Voltage (V)
(-Id) Drain Current (A)
0.000
5-2、Top－contact 不同製程條件之電性比較
在實驗過程中，由於熱蒸鍍有機半導體 Pentacene 之前，有接觸大氣 環境，使得晶圓表面吸附了微塵粒（Particle）及有機物（Organic）等汙染 然Clean/HMDS的試片有較大的汲極飽和電流，較高的Gm與載子移動速 率，但是由理論計算得到的門檻電壓卻是較高的，值得注意的是這些數值 的推論與計算都是以傳統無機半導體元件作為理論基礎，是不是適合應用 於有機薄膜電晶體還有待研究。
由汲極電流對閘極電壓作圖並且縱座標以對數表示，所畫出的曲線可
以看出元件的開關比，如圖 5-2.3，由圖形比較無論是有無經過清潔的步 驟，其起始（Turn-on）的值皆在 10-4~10-5安培附近，關閉（Turn-off）的 值皆為 10-11~10-12安培左右，整體的開關比約略為 106~107，兩者似乎沒有 多大的差異。
藉由掃描探針顯微鏡-D5000，我們可以清楚的瞭解到 Pentacene 在二 氧化矽介電層上沉積排列的情形，沉積時基板溫度保持在25℃，由圖 5-2.4 中所得到表面平均粗糙度約為8.3nm。由於 Pentacene 分子晶粒與晶粒之間 有不連續的現象，這些區域容易形成缺陷，使得載子移動速率下降，因此 未來可以嘗試使用不同條件來沉積Pentacene，讓分子的排列堆疊能夠更緻 密，減少缺陷的發生。
除了由圖形的顏色深淺看出表面的高低起伏，我們也可以利用掃描探 針顯微鏡觀察晶粒的大小分佈，針對某一個特定晶粒，以電腦軟體作為輔 助，可以標示其大小，圖5-2.5 中所選定的晶粒大小約略為 184 nm。
圖5-2.1 Top-contact經過（A）HMDS與（B）Clean/HMDS處理後之ID-VD curve
Drain-Source Voltage (V)
Drain Current (uA)
0 -10 -20 -30 -40 -50 -60
Drain-Source Voltage (V)
Drain Current (uA)
圖5-2.2 Top-contact經過（A）Clean與（B）Clean/HMDS處理後之ID-VG curve
Gate Voltage (V)
Drain Current (uA)
0.0
Gate Voltage (V)
Drain Current (uA)
0.0
圖5-2.3 Top-contact 經過（A）HMDS 與（B）Clean/HMDS 處理後之 on/off ratio 比較。
40 20 0 -20 -40 -60 -80 10-12
1x10-10 1x10-8 1x10-6 1x10-4
Gate Voltage (V)
(-Id) Drain Current (A)
0.000
1x10-10 1x10-8 1x10-6 1x10-4
Gate Voltage (V)
(-Id) Drain Current (A)
0.000
圖5-2.4 Pentacene 在二氧化矽上成長的表面粗糙度。
圖5-2.5 Pentacene 在二氧化矽上成長的單一晶粒大小。
5-3、微影製程元件之檢測成果
時，在相同操作電壓下所能量測得到之ID就會越大。但很可惜由於製程條 界層（Boundary layer），到達薄膜表面後，反應物與薄膜表面的分子產生 化學反應，並生成各種生成物，這些位於薄膜表面的生成物也利用擴散效
應通過邊界層而到達溶液裡，而後隨著溶液被排出。
圖 5-3.4 是掃描式電子顯微鏡所觀測到元件之側視圖，可以明顯的發 現磷酸蝕刻有側向蝕刻的情形，產生底切（Undercut）的現象，因為濕式 蝕刻是利用化學反應來進行薄膜的去除，因為化學反應沒有特定的方向性 所以是屬於等向性的蝕刻。圖（A）屬於完全蝕刻，因為氮化矽的厚度約 為 5400Å，圖（B）則可以看到蝕刻的高度小於氮化矽的厚度，由此判定 圖（B）之試片需要更長的蝕刻時間才能讓反應進行完全。
0 -10 -20 -30
Drain-Source Voltage (V)
Drain Current (uA)
20 10 0 -10 -20
Gate Voltage (V) VD=-20V
(-I D) Drain Current (A)
圖5-3.1 Pentacene 薄膜電晶體之通道寬度 W＝500µm，通道長度 L＝20µm （A）ID-VD曲線與（B）汲極電壓固定為－20 伏特之ID-VG曲線。
（B）
（A）
（C） （D）
（E） （F）
圖5-3.2（A）一般型電晶體結構；（B）一般型電晶體作用區域放大圖；（C）
回字型電晶體結構；（D）回字型作用區域放大圖；（E）梳子型電
Si3N4
圖5-3.3 元件成品之 SEM 檢視－仍有氮化矽殘留。
（A） （B）
Si3N4
SiO2
SiO2
圖5-3.4（A）氮化矽蝕刻完全；（B）氮化矽蝕刻不完全。
5-4、HfO2介電層之電性評估
一個好的介電層除了具備很高的飽和電容值，也要有很低的漏電流。
我們可以藉著測量電容對電壓曲線(C-V Curve)以及電流對電壓曲線(I-V Curve)來評斷介電層的優劣，圖 5-4.1 為量測結構示意圖。從C-V曲線來看，
我們可以利用電容公式 為崩潰(Breakdown)。而元件崩潰時的電壓定義為崩潰電壓(Breakdown Voltage)。如圖 5-4.2（A）所示，飽和電容值為 8.31×10-10F，薄膜厚度則以 SEM觀測到之數值代入公式，由此計算而得之介電常數ε約為 22.4，相當 接近文獻中所提到之數值，證實二氧化鉿的確是具有高介電的特性，其飽
為了改善漏電流的情形，避免元件提早崩潰，我們嘗試利用 PE-CVD 法沉積氮化矽在二氧化鉿的試片上，檢測是否能降低其漏電流情況發生，
而對於電容值大小的影響降到最低。
由I-V Curve觀察到，複合層結構改善了漏電流過大的現象，當操作電 壓由0 加到 100 伏特，所量測到的漏電流只有在 0 附近時有急遽的上升，
之後隨著電壓增加，漏電流卻仍維持在10-10安培左右，證明了氮化矽確實 能降低漏電流的大小，如圖5-4.4（A）。而當電場強度同樣在 3MV/cm時，
二氧化鉿薄膜漏電流密度已經增加到10-2~10-3A/cm2，但是複合層結構之薄 界，上層較亮的區域為二氧化鉿，其厚度約為1250Å~1350Å，因此介電係 數以介電層厚度 1200Å 帶入計算而得。另外以 Tapping－model 之掃描探
針顯微鏡觀察二氧化鉿薄膜表面沉積之情形，表面粗操度約為 3.328nm，
如圖5-4.5，而圖 5-4.6 則為其立體圖。
圖 5-4.1 MIS 結構示意圖。
V
Gn+ Si substrate