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行政院國家科學委員會專題研究計畫成果報告
2.4GHz CMOS 射頻前端電路設計(IV)---頻率合成器
2.4GHz CMOS RF Front-end Circuits Design(IV)
---Frequency Synthesizer
計畫編號：NSC 90-2213-E-009-061
執行期限：90 年 08 月 01 日至 91 年 07 月 31 日
主持人：高曜煌 交通大學電信研究所教授
電話：5712121-54541 傳真：5710116 E-mail: yhkao@cc.nctu.edu.tw計劃撰寫者：許民傑 吳丕安 電信碩士班研究生
一、中文摘要(及關鍵字) 在本篇論文中提出一個 2GHz 金氧 半整數式頻率合成器。雙模預除器採 用相位切換式電路實現，壓控振盪器 採用 N 位元開關式電路，以實現寬 頻、低雜訊的鎖相迴路。振盪器相位 雜訊的分析，採用線性時變系統分析 法 。 頻 率 合 成 器 的操 作 頻 率 範 圍 為 1.64~1.95GHz，可含蓋整個 DCS1800 系 統 的 頻 帶 ；鎖 定 時 的 相 位 雜 訊 為 -116dBc@600KHz。 關鍵字: 頻率合成器，雙模預除器， 壓控振盪器， 相位雜訊 Abstr actA fully integrated frequency synthesizer using CMOS technology is designed for 2 GHz wireless application. Dual modulus prescaler using phase select prescaler, VCO using N-bits switching VCO in order to implement frequency synthesizer with broadband、 low phase noise. The phase noise is examined by the linear time varying model. The Frequency synthesizer operation frequency range from 1.64GHz to 1.95GHz, can cover band of DCS1800 system; phase noise is –116dBc@600kHz.
Keywor d:
Frequency synthesizer,prescaler, VCO, phase noise
二、計劃緣由與目的 由於 CMOS 技術日益成熟使得 SOC（System On a Chip）不再是不可 及的目標。且由於 CMOS 技術具有高 整合性、低成本、低功率消耗及製作 簡單等多項優點，使得近年來，使用 CMOS 技術實現射頻 IC 電路的研 究越來越蓬勃，也越來越受重視，基 於過去所研發的 RF CMOS 模組，本計 劃將提出一射頻頻率合成器的設計， 以應用為前端電路中作為掃頻及穩定 頻率用途。一般頻率合成器電路包含 相頻偵測器、迴路濾波器、壓控振盪 器、預除器及可程式化除法器等，必 須仔細考慮頻寬、雜訊及穩定度的問 題；其中迴路濾波器頻寬必須考慮能 抑制相頻偵測器輸出端所不期望的信 號，且此電路在雜訊、鎖定擷取、反 應速度、迴路穩定度有重要的影響； 而壓控振盪器必須有高品質因素、低 相位雜訊；預除器必須具備高速之功 能；相頻偵測器必須具備準確之功 能；如此方能達到頻率合成器所必備 的切換速度、頻率穩定及輸出雜訊等 方面的規格要求。 三、研究方法 (1) 壓控振盪器相位雜訊預估 電路架構如圖一，採用線性時變系 統來分析[6,10]，其單邊帶相位雜訊密
2 度 表 示 式 ： ∆ ⋅ ⋅ ∆ ⋅ Γ + ∆ + ∆ ⋅ ⋅ ∆ ⋅ Γ + ∆ + ∆ ⋅ ⋅ ∆ ⋅ Γ + ∆ + ∆ ⋅ ⋅ ∆ ⋅ Γ = ∆ 2 2 max 2 2 1 2 2 max 2 2 , 1 2 2 max 2 2 1 2 2 max 2 2 4 1 8 1 8 1 8 log 10 } { 3 3 3 ω ω ω ω ω ω ω ω ω ω ω q f inl q f inb q f inn q f inp L rms f n rms b f n rms f p rms 依據上式，模擬電路的脈衝響應 函 式 (Impulse Response Function)
) (ω0τ Γ 與量測.35 TSMC MOS 的閃爍 雜訊(flicker noise)後，將其值代入上式 即可得到結果。 (2) N 位元開關式壓控振盪器 雜訊∆V透過壓控振盪器的 Vtune 端 進 入 ， 會 造 成 在 距 離 振 盪 頻 率 ref nω ± 處產生突波，且正比於KVCO和 V ∆ 。改善方法可以採用加大迴路濾波 器的電容和減小KVCO，基於此原因， 設計一組三位元開關式壓控振盪器， 電路架構如圖二[9]。設計時各區間函 蓋 的 頻 率 要 能 重 疊 一 段 頻 帶 (Overlap)，以保證不受製程漂移影響而 有不連續的現像。適當地選取 NMOS 開關的長寬與平行板電容值，考慮因 素為 Q 值與可調頻寬範圍。 (3) 相位切換式預除器 相位切換 預除器(phase-switching prescaler)[2]，如圖三所示。 前級高速除二器電路採用圖四架 構[12,13,14]，此電路的輸出波形責任 周期約 25%~35%，設計時要考慮輸入 靈敏度。 相位選擇器，採用同步電路，以 避免突波的影響，如圖五。 (4) 整數式頻率合成器 迴 路 頻 寬 設 定 的 位 置 有 幾 點 考 量：(1)鎖定時間。(2)雜訊抑制量。 DCS1800 的鎖定時間為 865us[2]，若 要滿足誤差小於 1ppm 則最小的迴路 頻寬為 3.1kHz。DCS1800 相位雜訊的 規 格 ， 即 -116dBc/Hz@600KHz 和 -133dBc/Hz@3MHz。參考端與充電泵 引入雜訊對輸出的影響為低通型式、 濾波器端雜訊影響為帶通、振盪器雜 訊影響為高通，所以並非頻寬越大越 好，必須做調整。 四、成果 測試的方法是將晶片載在洗好的 電路板子上,利用打線連接,量測時, 輸出一端接儀器, 另一端接 50 歐姆終 端負載 ; 電流源的電壓利用乾電池來 提供, 與加入去耦合電容以減少雜訊。 MOSFET 的 閃 爍 雜 訊 式 子 為 a m f f L W Cox g K f in ⋅ ⋅ ⋅ ⋅ = ∆ 2 2 ，量測萃取參數 結果如表一。 相位雜訊量測與模擬如圖六、七。 三位元開關式壓控振盪器可調範 圍量測如圖八。 高 速 除 二 電路 的 波 形量 測 如 圖 九。 整數式鎖相迴路的架構如圖十和 十一，迴路頻寬為 5kHz，相位雜訊模 擬如圖十二。 五、結論與討論 壓控振盪器採用線性時變系統預 估相位雜訊與量測相近，並可從中得 知振盪器各部份貢獻雜訊的程度。 採用整數式頻率合成器，振盪器 將會是影響系統相位雜訊最主要的部 份 。 由 模 擬 可 得 相 位 雜 訊 -116dBc/Hz@600KHz,-130dBc/Hz@3 MHz，尚未能符合規格。改進方法是 設計相位雜訊更小的振盪器與改用分 數式鎖相迴路，藉由提高迴路頻寬來 減輕振盪器的影響。 鎖相迴路(三位元開關壓控振盪 器+相位切換式預除器)的功率消耗為 51mW。 REFERENCES
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4 圖五 相位選擇電路 圖六 相位雜訊量測 –100dBc@100kHz 圖七 相位雜訊模擬 –98dBc@100kHz 圖八 三位元開關式壓控震盪器量測 圖九 除二器量測 圖十 鎖相迴路架構 圖十一 鎖相迴路中的 可程式化除頻器架構 圖十二 鎖相迴路相位雜訊模擬 表一 閃爍雜訊參數萃取表
