SOI晶片應用於具矽奈米線之微型熱電致冷晶片的研製

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(1)國立臺灣師範大學機電科技學系碩士論文指導教授：楊啟榮博士黃茂榕博士 SOI 晶片應用於具矽奈米線之微型熱電致冷晶片的研製 Development of micro thermoelectric cooler chip with silicon nanowires using SOI substrate. 研究生：劉玟均撰中. 華. 民. 國. 一. 百. 零. 二. 年. 八. 月.

(2) 誌. 謝. 此篇論文得以順利完成，首先要感謝指導教授楊啓榮教授與國家實驗研究院儀器科技研究中心黃茂榕博士的細心指導，不僅啟發學生對學術的研究熱誠，在研究上的相關知識傳授與教導，更讓學生瞭解正確的研究方法與嚴謹的做事態度，且在論文撰寫期間逐字斧正、諄諄教導，實惠我良多，在此致上衷心的感激與謝忱。感謝嘉澤端子工業股份有限公司黃凱澤博士於論文口試時提供之諸多指教與建議，使本論文能夠更嚴謹與周延。同時要感謝臺灣師範大學機電科技學系微接合實驗室於SEM儀器的協助，以及國家實驗研究院儀器科技研究中心真空奈米組FESEM協助拍攝，給予本論文極大的幫助，一併在此致上感激之意。感謝實驗室的學長宗奇、昶緯、元傑、金龍，以及前幾屆的學長姐，在我踏入微機電領域的過程中，幫助我建立知識、培養技術、各種儀器設備的原理與操作，使本研究可順利進行；也感謝同窗夥伴宗翰、哲翊、承穎、顯傑，在研究上的交流與生活中的鼓勵，一同討論使我的研究更加順利且完整。另外，也要感謝學弟妹思賢、聖章、育恩等人的幫忙，使我能夠克服諸多困難完成碩士論文。以及其他曾經給予我協助、鼓勵或指導過我的師長及朋友，在此一併向各位致謝。最後要感謝家人對我的關心與照顧，及求學過程所給予的支持與勉勵，讓我有不斷前進的原動力，因為你們的支持與包容，才能讓我無後顧之憂的取得碩士學位並追求理想，將此小小的成果與喜悅和我的親友們分享。. 劉玟均. 謹誌於臺師大微奈米光機電實驗室 2013 年 8 月.

(3) 摘. 要. 以熱電材料所製作之主動式致冷晶片，具有體積小、低成本、無污染、高壽命及易整合於 IC 元件等優點，已成為目前各式散熱研究中所重視的議題。然而，傳統的熱電散熱技術面臨了不易微小化與整合化的缺點，又面臨高密度積體電路所需之高散熱需求的挑戰，已無法負荷未來電子元件的散熱需求。因此，本研究期望以金屬輔助化學蝕刻之矽奈米線陣列做為熱電材料，配合半導體相關製程製作微型致冷晶片，以此簡易、低成本且無汙染之製程技術，實現以奈米結構來降低熱傳導率進而提升熱電優值，以改善傳統熱電材料所遇到之瓶頸，達到改善微型熱電晶片致冷效率之目標。實驗結果顯示，以黃光微影製程與結合界面活性劑的濕式 TMAH 蝕刻技術，可成功於低阻值的 n 型(0.01-0.02 -cm)與 p 型(0.001-0.005 -cm)晶片表面，製作出凸角完整之平台微結構，此平台結構區域以金屬輔助化學蝕刻技術製作矽奈米線陣列結構，並測試出最佳的蝕刻參數。金屬輔助化學蝕刻具有可在室溫進行製程、無須通電、大面積製造，也不需要昂貴的儀器設備，以低成本之方式即可完成矽奈米線的製作。其中， n 型矽以 4.6 M 氫氟酸和 0.02 M 硝酸銀的混合溶液，在蝕刻時間為 20 分鐘後，矽奈米線長度約為 5-6 m，直徑約為 160-200 nm，深寬比約為 30-31； p 型矽的部分以 4.6 M 氫氟酸和 0.017 M 硝酸銀的混合溶液，在蝕刻時間 15 分鐘後，奈米線長度約為 4-5 m，直徑約為 50-100 nm，深寬比約為 50-80。將凸塊平台結構圖案化後，為避免銀沉積太厚而覆蓋，導致氫氟酸無法順利將二氧化矽溶解，因此利用沉積銀金屬與蝕刻矽兩個階段分別進行的步驟，製作高深寬比之矽奈米線。第一階段為沉積銀金屬，皆以 4.6 M 氫氟酸. I.

(4) 和 0.005 M 硝酸銀，第二階段為蝕刻矽奈米線結構，n 型矽以 4.6 M 氫氟酸和 0.11 M 雙氧水，50 組 p-n 結構之沉積時間為 1 分鐘，蝕刻時間為 15 min，矽奈米線直徑約為 80-150 nm，長度約為 5-6 m，深寬比約為 40-60；100 組 p-n 結構之沉積時間為 30 秒，蝕刻時間為 15 min，矽奈米線直徑約為 50-100 nm，長度約為 7-8 m，深寬比約為 80-140。蝕刻完後浸泡於 10%的氫氟酸 10-15 分鐘，可去除矽奈米線外層之氧化物。完成 n 型與 p 型矽奈米線的製作後，期望日後能在 SOI 晶片上實現以矽奈米線作為熱電材料，製作高性能微型熱電致冷元件的目標。. 關鍵字：熱電材料、金屬輔助化學蝕刻、矽奈米線陣列、微型熱電致冷元件. II.

(5) Abstract Active cooling chips fabricated from thermoelectric materials have the advantages of small size, low-cost, non-polluting, high life, and easily integrated into the IC components, etc., which have been received much attention on the issues of heat dissipation research. However, the conventional thermoelectric cooling technology is facing the drawbacks of difficult miniaturization and integration. Moreover, it also must face the high cooling challenges in high density integrated circuits, that the need of high heat dissipation has been unable to be satisfied. Therefore, it is expected in this study to use metal-assisted chemical etching (MAE) for fabricating silicon nanowires (SiNWs) array served as thermoelectric materials, which will be used to fabricate the micro thermoelectric cooling chips by integrating semiconductor-related processes. This novel process has the characteristics of simple, low-cost, and no pollution, which can realize nano-structures for lowering thermal conductivity and thus enhancing the figure of merit. Such SiNWs will have an aid in improving the encountered bottlenecks of conventional thermoelectric materials, and promote the efficiency of micro thermoelectric cooling chip.. Experimental results show that the mesa arrays, with non-undercutting convex corners, have been successfully fabricated using low-resistance n-type (0.01-0.02 -cm) and p-type (0.001-0.005 -cm) silicon wafer by combining photolithographic process and TMAH-surfactant wet etching technique. Then the silicon nanowires were produced in the platform area of mesa by metal-assisted chemical etching (MAE) technique, and the optimal etching parameters also have been acquired. MAE has the advantages of room-temperature process, no I.

(6) electricity needed, large-area production, and no expensive equipment required, the silicon nanowires can be fabricated with such a low-cost process. The silicon nanowires were produced on n-type silicon with low resistance under 4.6 M HF and 0.02 M AgNO3 solution for etching 20 min, their length and diameter are about 5-6 m and 160-200 nm, respectively, the ratio of depth to width ratio is about 30-31; similarly, the silicon nanowires were produced on p-type silicon with low resistance under 4.6 M HF and 0.017 M AgNO3 solution for etching 15 min, their length and diameter are about 4-5 m and 50-100 nm, respectively, the ratio of depth to width ratio is about 50-80.. As long as the structures of salient platform have been patterned, the excessive thickness of deposited silver will cover the surface of specimen, and make silicon dioxide not be dissolved in HF solution. Therefore, a two-step process, first depositing silver metal and then etching silicon, was used to produce high-aspect-ratio SiNWs. At first period, a 4.6 M HF and 0.005 M AgNO3 mixed solution was used to deposit silver metal; at second period, a 4.6 M HF and 0.11 M H2O2 mixed solution was used to etch SiNWs. The SiNWs with a diameter of about 80-150 nm, a length of about 5-6 m, a depth to width ratio of about 40-60 have been produced under n-type silicon with low-resistance, 50 pairs of p-n thermoelectric structure, silver deposition time of 1 min, and etching time of 15 min. Similarly, the SiNWs with a diameter of about 50-100 nm, a length of about 7-8 m, a depth to width ratio of about 80-140 also have been produced under n-type silicon with low-resistance, 100 pairs of p-n thermoelectric structure, silver deposition time of 30 sec, and etching time of 15 min. SiNWs must be immersed in 10% diluted HF for 10-15 min, it is necessary. II.

(7) to remove the silicon oxide layer formed on the periphery of SiNWs. Once completing the n-type and p-type SiNWs, it is expected that micro thermoelectric cooling (TEC) device can be fabricated using SOI substrate in the future. The SiNWs served as thermoelectric materials will significantly promote the thermoelectric performance of TECs, and increase their application potentials.. Keywords: thermoelectric materials, metal-assisted chemical etching (MAE), silicon nanowires (SiNWs), micro thermoelectric cooling (TEC) device.. III.

(8) 目. 錄. 摘要........................................................................................................................ I Abstract ............................................................................................................. III 總目錄 ................................................................................................................ VI 表目錄 ............................................................................................................. VIII 圖目錄 ................................................................................................................ IX 第一章緒論 ....................................................................................................... 1 1.1 前言 ........................................................................................................ 1 1.2 微機電系統簡介 .................................................................................... 3 1.3 熱電原理與材料簡介 ............................................................................ 5 1.4 奈米結構熱電材料簡介 ...................................................................... 12 1.5 微致冷器技術簡介與應用發展 .......................................................... 14 1.6 研究動機與目的 .................................................................................. 19 1.7 論文架構 .............................................................................................. 20. 第二章理論探討與文獻回顧 ....................................................................... 21 2.1 矽奈米線之製備與發展 ...................................................................... 21 2.1.1 氣-液-固成長機制(VLS) .......................................................... 21 2.1.2 金屬輔助化學蝕刻法(MAE) ................................................... 24 2.2 熱電效應(Thermoelectric effect)原理與熱電優值 ............................. 41 2.2.1 席貝克效應 (Seebeck effect) ................................................... 41 2.2.2 帕耳帖效應 (Peltier effect) ...................................................... 42 2.2.3 湯姆生效應 (Thomson effect) ................................................. 43 VI.

(9) 2.2.4 熱電優值 (Figure of merit, ZT) ............................................... 44 2.2.5 能源轉換效率 (Coefficient of performance, COP) ................. 46 2.3 熱電特性之熱傳導量測 ...................................................................... 50 2.3.1 熱擴散法 ................................................................................... 51 2.3.2 熱傳導法 ................................................................................... 52 2.3.3 三倍頻法(3 method) ............................................................... 53 2.4 矽奈米線之熱電研究 .......................................................................... 56. 第三章實驗設計與規劃 ................................................................................ 65 3.1 實驗設計 .............................................................................................. 65 3.2 實驗規劃 .............................................................................................. 73 3.3 實驗流程 .............................................................................................. 74 3.4 實驗設備 .............................................................................................. 80. 第四章實驗結果與討論 ................................................................................ 86 4.1 凸塊平台微結構之製作 ...................................................................... 86 4.2 矽奈米線之製作與形貌的探討 .......................................................... 90 4.2.1 蝕刻溶液參數與矽奈米線之表面形貌 ................................... 90 4.2.2 兩階段式蝕刻矽奈米線陣列之參數探討 ............................. 101 4.3 圖案化之矽奈米線陣列結構製作 .................................................... 107 4.4 矽奈米線表面氧化物成分分析 ......................................................... 111. 第五章結論與未來展望 .............................................................................. 119 5.1 結論 .................................................................................................... 119 5.2 未來展望 ............................................................................................ 120. 參考文獻 .......................................................................................................... 122 VII.

(10) 表. 目. 錄. Table 1-1. The amount of transistors development in modern times ............... 2. Table 1-2. Micro-fabrication technologies in MEMS field .............................. 4. Table 1-3. Development history of thermoelectric material ............................. 8. Table 2-1. Summary of. the. effects of. the etching conditions and. substrate properties on the morphology of the resulting SiNWs ........................................................................................... 38 Table 2-2. Thermal conductivity of SiNWs with two kinds of randomly doping isotope atoms (42Si and 29Si) ............................................. 63. Table 3-1. Specification of SOI wafer ............................................................ 67. Table 3-2. Specification of test wafer for metal-assisted chemical etching ... 75. Table 3-3. Parameters during RIE process ..................................................... 76. Table 3-4. Experimental chemical reagent used in this study ........................ 79. Table 3-5. Experimental facilities used in this study ...................................... 82. VIII.

(11) 圖 Figure 1-1. 目. 錄. Amount of microprocessor transistor from 1971 to 2011 & Moore’s Law.................................................................................... 2. Figure 1-2. Connected. in. parallel. with. a. plurality. of. n-type. semiconductor thermoelectric device ............................................ 10 Figure 1-3. Serially connecting a plurality of n-type semiconductor thermoelectric device .................................................................... 10. Figure 1-4. Interact. series. of. n-type. and. p-type. semiconductor. thermoelectric device .................................................................... 10 Figure 1-5. Thermoelectric characteristic of various materials ....................... 11. Figure 1-6. Thermoelectric figure of merit for various materials .................... 11. Figure 1-7. Principle of thermoelectric device ................................................. 16. Figure 1-8. Commercial bulk thermoelectric cooling chip: (a) single layer, (b) multi layers ................................................................................. 16. Figure 1-9. Development of the movable refrigerator by using TEC .............. 17. Figure 1-10 Optical communication amplifiers by using TEC ......................... 17 Figure 1-11 Commercial thermoelectric watch by Seiko ................................. 18 Figure 1-12 The automotive by thermoelectric power generation system (a) Ford , (b) GM, (c) BMW ......................................................... 18 Figure 2-1. Schematic illustration of growing a silicon nanowire by VLS ..... 22. Figure 2-2. In situ TEM images recorded during the process of nanowire growth ............................................................................................ 23. Figure 2-3. Schematic illustration of VLS nanowire growth mechanism including three stages (I) alloying, (II) nucleation, and (III) axial growth ................................................................................... 23. IX.

(12) Figure 2-4. Arrays of ZnO nanowires grown on a-plane sapphire substrate ......................................................................................... 23. Figure 2-5. Mechanism of electroless Ag deposition on a Si substrate in HF/AgNO3 solution ....................................................................... 25. Figure 2-6. SEM images of the morphology of different metal deposits on a Si substrate (a) Ag, (b) Au, (c) Pt, (d) Cu .............................. 27. Figure 2-7. SEM images of the silicon wafers etched for different times (a) 30 sec, (b) EDX spectrum of deposited nanoclusters shown in 30 sec etched silicon wafer, (c) 10 min, (d) 20 min, (e) 30 min, (f) 40 min, (g) 50 min, and (h) 60 min, (i) Cross-sectional SEM image of 40 min etched silicon wafer ........ 28. Figure 2-8. Schematic illustration of the intergrowth process of the SiNWs and silver dendrites ........................................................... 29. Figure 2-9. SEM images of SiNWs arrays: (a,b,c,d) from the lightly doped p-Si wafer (I); (e,f,g,h) from the heavily doped p-Si wafer (II) ....................................................................................... 30. Figure 2-10 SEM images of SiNWs arrays on wafers (II) under different concentrations of H2O2, (a) 0.1 M, (b) 0.2 M................................ 30 Figure 2-11 Cross-sectional SEM images of SiNWs, (a) Si (100) substrate, (b) Si (110) substrate ..................................................................... 31 Figure 2-12 Cross-sectional SEM images of SiNWs formed on Si (111) substrates, (a) [111] direction, (b) [100] direction ........................ 31 Figure 2-13 SEM and TEM images of the variable morphology of porous SiNWs etched with different H2O2 concentrations, (a)-(c) 0.1 M H2O2, (d)-(f) 0.2 M H2O2, (g)-(i) 0.3 M H2O2, (j)-(l) 0.4 M. X.

(13) H2O2, (m)-(o) 0.5 M H2O2. The selected area diffraction (SAD) pattern is shown in the inset (o) ......................................... 33 Figure 2-14 SEM and TEM images of the variable morphology of porous SiNWs etched with 0.3 M H2O2 for different times, (a)-(c) 30 min, (d)-(f) 60 min, (g)-(i) 90 min, (j)-(l) 120 min, (m)-(o) 180 min. The inset in (n) is the higher magnification image as marked ........................................................................................... 34 Figure 2-15 SEM images of Si surfaces etched with different AgNO3 concentrations, (a) M = 0.0001, (b) 0.001, (c) 0.003, (d) 0.01, (e) 0.03, (f) 0.06, (g) 0.1 and (h) 0.3 mol/L................................... 35 Figure 2-16 The solid line is drawn as a guide for the eye. The surface color observed by the naked eye is schematically shown on the top ............................................................................................ 36 Figure 2-17 The nanowire formation steps schematically, (a) lower then 0.006 mol/L, (b) ~0.005 mol/L, and (c) ~0.08 mol/L AgNO3 concentrations ................................................................................ 36 Figure 2-18 Schematic diagram of Ag nanoparticle-assisted etching with the increase of H2O2 concentration: (a, b) 10%, (c, d) 20%, and (e, f) 30% ................................................................................ 39 Figure 2-19 WCA observation of (a) Si substrate, (b) SiNWs without HF treatment (hydrophilic), and (c) SiNWs with HF treatment (hydrophobic) ................................................................................ 40 Figure 2-20 Comparison of FTIR spectra, (a) SiNW arrays without HF treatment corresponding to Fig. 2-19 (b) (hydrophilic), and (b) SiNW arrays with HF treatment corresponding to Fig. 2-19 (c). XI.

(14) (hydrophobic) ................................................................................ 40 Figure 2-21 Schematic chart of Seebeck effect................................................. 47 Figure 2-22 Schematic chart of Peltier effect ................................................... 47 Figure 2-23 Schematic chart of Thomson effect, (a) Heat released, (b) Heat absorbed ................................................................................ 48 Figure 2-24 Compare with thermoelectric cooling and power generation efficiency, (a) coefficient of performance, (b) efficiency.............. 49 Figure 2-25 Schematic diagram of 1-D heat flow in a bar of cross-sectional area A and infinite length; x measures the distance from the heat source ........................................................ 54 Figure 2-26 Common free-standing bridge. Joule heat generated heat on substrate, and one-way flow of heat through to the silicon substrate ......................................................................................... 54 Figure 2-27 The thermal conductivity of CZ-silicon compared with literature results ............................................................................. 54 Figure 2-28 Experimental geometry for thermoreflectance measurements ...... 55 Figure 2-29 Schematic chart of 3 method measurement ................................ 55 Figure 2-30 (a) Line width of metal heating line is far less than the line length, and penetration depth of thermal wave is much larger than the line width under the cycle time, so transient temperature distribution can be regarded as 1-D radial distribution, (b) the line width is much larger than the film thickness, therefore temperature transfer can be regarded as 1-D rectangular coordinates distribution for film part .................. 55 Figure 2-31 Size-dependent dimensionless thermal conductivity for Si. XII.

(15) films in terms of Eq. (2-17),  L /  b versus system size L for p = 0.1, 0.7 and 1, respectively ..................................................... 57. Figure 2-32 Size-dependent thermal conductivity of Si nanowires and thin films at 300 K. The symbols are experimental results, The curves are predictions from Eq. (2-17), the upper one for thin films with p = 0.78, the lower one for nanowires with p = 0.4 ..... 57 Figure 2-33 Cross-sectional SEM of an electroless etching (EE) Si nanowire array. Inset, an electroless etching Si nanowire array Si wafer chip of the typical size used for the syntheses. Similar results are obtained on entire 4-inch wafers. Scale bar, 10 m............................................................................................. 58 Figure 2-34 Thermal conductivity of the rough silicon nanowires. The temperature-dependent k of VLS (black squares; reproduced from ref.【81】and EE nanowires (red squares) .......................... 59 Figure 2-35 Temperature-dependent k of EE Si nanowires etched from wafers of different resistivities. Error bars are shown near room temperature, and should decrease with temperature ............ 59 Figure 2-36 Ratio of intrinsic bulk Si k 【82】 to that of a highly doped EE Si nanowire 50 nm in diameter. k. bulk. :k. nw. increases. dramatically with decreasing temperature, from 100 at 300 K to 25,000 at 25 K (solid squares). As compared to highly doped bulk Si (1.71019 cm-3 As-doped, data adapted from ref. 【80】), k bulk :k nw increases from 75 at 300 K to 425 at 30 K (open squares)................................................................................ 60 Figure 2-37 An SEM image of a Pt-bonded EE Si nanowire. The Pt thin. XIII.

(16) film loops near both ends of the bridging wire are part of the resistive heating and sensing coils on opposite suspended membranes. Scale bar, 2 mm ......................................................... 60 Figure 2-38 Factors contributing to ZT for various Si nanowires. All nanowires are 20 nm in height, (a) The temperature dependence of the thermal conductivity k, presented as k bulk/k nanowire to highlight the improvement that the reduction of k in nanowires lends to ZT, (b) The temperature dependence of S2 for 20-nm-wide Si nanowires at various p-type doping concentrations ........................................................ 61 Figure 2-39 ZT vs carrier concentration for different isotope-doped SiNWs (28Si1−x. 29. Six NWs) with fixed cross section area of. 2.3 nm2 ........................................................................................... 63 Figure 2-40 Schematic of fabrication. (a) SiNW formation by dry etch. (b) Ion implantation and P/N element definition with each element consisting of hundreds of SiNW. (c) P/N couples formed by dry etch. (d) SiNW top and bottom silicidation while protecting the sidewall. (e) Dielectric deposition and etch back to expose only the tip of the SiNW and top metallization .................................................................................. 64 Figure 2-41 Different layers used in the experimental setup. Indi-cated in the different layers are the thermal resistance used in the calculations.The heat sink thermal resistance calculation is based on Al with a dimension of 5 cm × 5 cm × 5 mm................. 64 Figure 3-1. Research process of micro thermoelectric cooler device .............. 68. XIV.

(17) Figure 3-2. Pattern layout of the micro thermoelectric cooler ......................... 69. Figure 3-3. Schematic diagram of the micro thermoelectric cooler designed in this study .................................................................... 72. Figure 3-4. Fabrication process of the micro thermoelectric cooler ................ 73. Figure 3-5. (a) Spin coater, (b) UV mask aligner, (c) hot plate, (d) optical microscope ..................................................................................... 83. Figure 3-6. (a) Reactive ion etching, (b) DC & RF sputter, (c) precise balance,. Figure 3-7. (d) ultrasonicator ........................................................ 84. (a) Surface profiler, (b) scanning electron microscopy and energy dispersive spectrometer system. ........................................ 85. Figure 4-1. SEM images of specimens etched by TMAH solution for different etching times: (a) 10 min, (b) 20 min, (c) 25 min, and (d) 30 min ............................................................................... 87. Figure 4-2. Surface profiles and etched depths of specimens etched by TMAH solution for different etching times: (a) 10 min, (b) 20 min, (c) 25 min, and (d) 30 min. ................................................... 88. Figure 4-3. Plot of etching depth against etching time of TMAH etchant with surfactant added..................................................................... 89. Figure 4-4. SEM images of n-type silicon with low resistance etched under 4.6 M HF and 0.01 M AgNO3 for different etching times: (a) 5 min, (b) 10 min, and (c) 15 min ................................. 91. Figure 4-5. SEM images of p-type silicon with low resistance etched under 4.6 M HF and 0.01 M AgNO3 for different etching times: (a) 5 min, (b) 10 min, and (c) 15 min ................................. 91. Figure 4-6. SEM images of p-type silicon with regular resistance etched. XV.

(18) under 4.6 M HF and 0.01 M AgNO3 for different etching times: (a) 5 min, (b) 10 min, and (c) 15 min ................................. 91 Figure 4-7. SEM images of p-type silicon with regular resistance etched under 4.6 M HF and 0.005 M AgNO3 for etching times of 15 min ............................................................................................ 92. Figure 4-8. SEM images of p-type silicon with regular resistance etched under 4.6 M HF and 0.01M AgNO3 with 25 ml ......................... 93. Figure 4-9. SEM images of p-type silicon with regular resistance etched under 4.6 M HF and 0.01 M AgNO3 with 50 ml ........................ 93. Figure 4-10 SEM images of n-type silicon with low resistance etched under 4.6 M HF and AgNO3: (a) 0.005 M, (b) 0.01 M, (c) 0.015 M, and (d) 0.02 M ............................................................... 95 Figure 4-11 SEM images of n-type silicon with low resistance etched under 4.6 M HF and 0.02 M AgNO3: (a)10 min, (b) 15 min, (c) 20 min, (d) 25 min, and (e) 30 min .......................................... 96 Figure 4-12 Lengths and diameters of silicon nanowires against etching times for metal-assisted chemical etching ..................................... 97 Figure 4-13 SEM images of p-type silicon with low resistance etched under 4.6 M HF and AgNO3: (a) 0.005 M, (b) 0.01 M, (c) 0.015 M, and (d) 0.02 M ............................................................... 99 Figure 4-14 SEM images of p-type silicon with low resistance etched under 4.6 M HF and AgNO3: (a) 0.015 M, (b) 0.016 M, (c) 0.017 M, (d) 0.018 M, and (e) 0.019 M ...................................... 100 Figure 4-15 SEM images of Ag deposited on n-type silicon with low resistance under 4.6 M HF and 0.005 M AgNO3 for 1 min ........ 102. XVI.

(19) Figure 4-16 SEM images of Ag deposited on p-type silicon with low resistance under 4.6 M HF and 0.005 M AgNO3 for 1 min ........ 102 Figure 4-17 SEM images of Ag deposited on p-type silicon with regular resistance under 4.6 M HF and 0.005 M AgNO3 for 1 min ........ 102 Figure 4-18 SEM images of n-type silicon with low resistance etched under. 4.6 M HF and 4.4 M H2O2 for 15 min ........................... 103. Figure 4-19 SEM images of p-type silicon with low resistance etched under 4.6 M HF and 4.4 M H2O2 for 15 min ........................... 103 Figure 4-20 SEM images of p-type silicon with regular resistance etched under 4.6 M HF and 4.4 M H2O2 for 15 min ........................... 103 Figure 4-21 SEM images of specimens etched under 4.6 M HF and 0.44 M H2O2 for 15 min through a two-step process .......................... 104 Figure 4-22 SEM images of specimens etched under 4.6 M HF and 0.22 M H2O2 for 15 min through a two-step process: (a) n-type silicon with low resistance, (b) p-type silicon with low resistance .. 106. Figure 4-23 SEM images of specimens etched under 4.6 M HF and 0.11 M H2O2 for 15 min through a two-step process: (a) n-type silicon with low resistance, (b) p-type silicon with low resistance .. 106. Figure 4-24 OM image of a mesa structure defined for the area of MAE by 2nd photolithographic process ................................................. 108 Figure 4-25 SEM images of n-type silicon with low resistance after MAE under different thermoelectric p-n pairs and Ag deposited times: (a) 50 pairs and 30 sec, (b) 50 pairs and 1min, (c) 100 pairs and 30 sec, and (d) 100 pairs and 1 min............................... 108. XVII.

(20) Figure 4-26 SEM images of p-type silicon with low resistance after MAE under different thermoelectric p-n pairs and Ag deposited times: (a) 50 pairs and 30 sec, (b) 50 pairs and 1min, (c) 100 pairs and 30 sec, and (d) 100 pairs and 1 min............................... 109. Figure 4-27 OM image of a mesa structure after MAE .................................. 110 Figure 4-28 OM image of a mesa structure after MAE and removing photoresist by acetone ................................................................. 110 Figure 4-29 SEM images of mesa array after MAE and removing photoresist for n-type silicon with low resistance ........................111 Figure 4-30 SEM images of n-type silicon with low resistance after MAE and HF soaking under different thermoelectric p-n pairs and Ag deposited times: (a) 50 pairs and 30 sec, (b) 50 pairs and 1min, (c) 100 pairs and 30 sec, and (d) 100 pairs and 1 min ........ 113 Figure 4-31 EDS analysis of n-type silicon with low resistance after MAE under 50 p-n pairs and 30 sec Ag deposited time: (a) without, (b) with soaking in 10 % HF solution ......................................... 114 Figure 4-32 EDS analysis of n-type silicon with low resistance after MAE under 50 p-n pairs and 1 min Ag deposited time: (a) without, (b) with soaking in 10 % HF solution ......................................... 115 Figure 4-33 EDS analysis of n-type silicon with low resistance after MAE under 100 p-n pairs and 30 sec Ag deposited time: (a) without, (b) with soaking in 10 % HF solution ......................................... 116 Figure 4-34 EDS analysis of n-type silicon with low resistance after MAE under 100 p-n pairs and 1 min Ag deposited time: (a) without, (b) with soaking in 10 % HF solution ......................................... 117. XVIII.

(21) 第一章緒論. 第一章緒論 1.1 前言隨著現今科技的進步與發展，製程技術日新月異地朝著微型化、細微化及精密化演進，電子產品不斷的往輕、薄、短、小方向發展。在講求微型且高效能的同時，元件需在有限的空間下，以最密集排列來提升元件的數量，但在效能導向之下，元件的工作頻率與溫度會隨之升高，元件將處於散熱不易且高溫的環境，而降低其使用壽命。此外，元件運作時所產生的熱功率會衍生出局部高熱通量之現象，而造成熱應力的產生，更可能使微致動器 (Micro-actuator)、微感測器(Micro-sensor)及微結構等元件損壞，故冷卻成為不可忽視的重要議題。高溫對於電子元件之電性有極大的影響，除了促使電性產生熱雜訊外，也會干擾或降低積體電路元件的訊號功能。傳統的散熱元件，如散熱鰭片、散熱風扇、熱管冷卻等，都是需要用水冷或是空冷之方式進行被動式的冷卻，效率雖高，但有體積太大、振動及噪音等問題產生，已不敷於目前高科技產業電子元件散熱之應用。圖 1-1 為 Intel 董事長戈登·摩爾(Gordon E. Moore) 於 1965 年所提出的摩爾定律(Moore’s Law)【1】，說明晶片上的電晶體數目在每 18 至 24 個月會成長一倍。表 1-1 為近年來 Microsoft 公司的微處理器(Micro-processor)之電晶體數量成長數據【2】，由此表可得知，電晶體數量成長非常快速，熱應力之影響逐漸增加，故散熱的議題已成為日漸重要的研究項目之一。本論文即結合「微機電系統(Micro-electro-mechanical system, MEMS)」技術與「金屬輔助化學蝕刻 (Metal-assisted chemical etching)」技術研製微型熱電致冷晶片，並以半導體常用之 SOI (Silicon on insulator)晶片作為基板，通入電流驅動致冷元件，以奈米尺度的矽奈米線，將熱量快速傳導至外部的散熱片，以達到電子元件運作之溫度控制的需求。. 1.

(22) 第一章緒論. Figure 1-1 Amount of microprocessor transistor from 1971 to 2011 & Moore’s Law【1】. Table 1-1 The amount of transistors development in modern times【2】. Year. Microprocessor. Tranisistors. 1971 1972 1974 1978 1982 1985 1989 1993 1997 1999 2000 2001 2003 2004 2006 2008 2008 2010 2010 2010. 4004 8008 8080 8086 Intel 286 Intel 386 Intel 486 Intel Pentium Intel Pentium II Intel Pentium III Intel Pentium 4 Intel Itanium Intel Itanium 2 Intel Itanium 2 (9MB cache) Dual-Core Itanium 2 Core i7 (Quad) Six-Core Xeon 7400 Six-Core Core i7 Quad-Core Itanium Tukwila 8-Core Xeon Nehalem-EX. 2. 2,300 2,500 4,500 29,000 134,000 275,000 1,200,000 3,100,000 7,500,000 9,500,000 42,000,000 25,000,000 220,000,000 592,000,000 1,700,000,000 731,000,000 1,900,000,000 1,170,000,000 2,000,000,000 2,300,000,000.

(23) 第一章緒論. 1.2 微機電系統簡介微機電系統技術起源於 1960 年代對積體電路的研究，主要發展理念在於如何將電子電路微小化，故科技人員改善傳統加工技術並應用半導體製程，試圖將機械元件微小化，進而產生微機電系統技術。此系統定義為應用微米(m, 10-6 m)或奈米(nm, 10-9 m)加工技術研製微細元件及組件，並整合微電子電路與微控制器，藉而達到特定功能的系統。具有多功能、微小化、成本低、精度高、速度快、智慧化與可批次製造、組合微型元件等優點，將微感測器及微致動器等元件整合於單一晶片上，提升了產品之附加價值，可應用於光學、生化醫學、航太、汽車及無線通訊等方面。微機電製程技術主要分成矽基微細加工(Silicon based micromachining) 與非矽基微細加工(Non-silicon based micromachining)二大類技術，如表 1-2 所示【 3 】。矽基微細加工可分為兩類： (1) 矽面型微細加工 (Surface micromachining)是以矽晶圓為基材，在表面使用薄膜沉積、微影、蝕刻等技術，配合犧牲層(Sacrificial layer)蝕刻技術，製作出微懸浮結構於矽基材表面；(2)矽體型微細加工(Bulk micromachining)是以矽晶圓作為加工塊材，進行單晶矽等向性/非等向性蝕刻、雙面對準、蝕刻遮罩保護與蝕刻終止等製程技術。使用上述加工技術生產之產品具備以下特點： (1) 微型化：體積縮小、無噪音和振動、節省空間、低耗能、高效能、易攜帶。 (2) 複合功能模組化：整合不同功能之微元件於同一晶圓上。 (3) 批量製造化：相同元件於小面積內大量製造，且可獨立操作並降低成本。微機電製程技術各具優缺點與技術限制，需進一步考慮因為尺寸及材料成分不同所造成機械特性的差異，而各個不同功能之元件整合，成為決定最後產品性能與成本的關鍵課題，故需選用適當的製造技術，方能實現完整且多元化功能之元件。 3.

(24) 第一章緒論. Table 1-2 Micro-fabrication technologies in MEMS field【3】.. 矽基微細加工. 體型微加工技術. 化學蝕刻電化學蝕刻光輔助電化學蝕刻. 乾式. 電漿蝕刻反應性離子蝕刻濺擊蝕刻離子束蝕刻. 化學蝕刻技術. 蝕刻技術  等向性蝕刻  非等向性蝕刻  蝕刻終止技術. 雷射微細加工高深寬比製程積體電路技術接合技術犧牲層結構釋放技術多層堆疊技術. 面型微加工技術. 薄膜技術. 複合微加工技術. 面型微加工+體型微加工整合製程 CMOS MEMS 製程. LIGA 技術. X-ray 深光刻術. LIGA-like 技術. 非矽基微細加工. 濕式. 微機械加工. 高分子微加工技術. 其他低溫製程技術與材料. 微成形技術  塑膠微結構成形精密電鑄技術熱壓成形、射出成形  純金屬電鑄紫外光厚膜光阻微影輪壓成形、紫外線硬化  合金電鑄準分子雷射微加工法感應耦合電漿離子蝕刻*  複合電鑄  陶瓷微結構成形 ● 合金電鑄電子束光刻術粉末射出成形、帶板鑄造切削加工微切削加工、微鑽孔加工、微銑削加工、微輪磨加工非切削加工微電鍍成形、微壓模成形、微射出成形、微沖壓成形微放電加工、雷射微加工、離子束微加工、原子力顯特殊加工微加工術、電子束微加工、超音波微加工微雷射光合高分子成形(microstereolithography, -SL) 軟式微影技術(soft lithography) 微接觸印刷術(microcontact printing, -CP) 毛細管微成形(micromolding in capillaries, MIMIC) 微轉印成形(microtransfer molding, -TM) 複製成形(replica molding, REM) 聚對二甲苯(parylene)、明膠(gelatin)蛋白質、鐵氟龍(Teflon)、矽膠(silicone). * 感應耦合電漿離子蝕刻加工技術：一般應用於矽基體型微加工製程之非等向性、高深寬比蝕刻加工。. 4.

(25) 第一章緒論. 1.3 熱電原理與材料簡介由於過去永續經營的概念缺乏，消耗了地球上許多有限的資源，尤其是石油蘊藏量逐漸減少，廢氣排放所造成的溫室效應，使地球生態環境快速惡化。為減少石化能源之使用，取而代之者為太陽能、地熱、風力等較自然之再生能源，但目前再生能源之開發成本太高及效率低，遠不及傳統能源，故提升其效率已成為非常重要之課題。在 19 世紀初時，自然學家就已發現材料具有熱電(Thermoelectric)的特性，但因效能不高而未受到重視，直到 1821 年，物理學家 Thomas Johann Seebeck 發現將兩種不同的金屬串聯成一封閉迴路時，若在兩端接點處有溫差的產生，便會在迴路中產生電位差，此現象為熱電產生器(Thermoelectric generator, TEG)之工作原理。到了 1834 年，科學家 Jean Charles Athanase Peltier 發現，將兩種不同金屬串聯之封閉迴路通電流時，兩端接點會分別產生吸熱及放熱的反應，即為熱電致冷器(Thermoelectric cooler, TEC)之運作原理。最後，在 1851 年由物理學家 William Thomson 彙整建立熱電的基礎理論，推導出席貝克係數 (Seebeck coefficient) 和帕耳帖係數 (Peltier coefficient)，並預測第三種湯姆生係數(Thomson coefficient)的存在。俄國科學家 Ioffe 在 1931 年提出半導體材料可實際應用於熱電轉換成能量之想法之後，Maslakovet 與 Ioffe 實驗室的 Vedernikov 和 Jordanishvili 將鐵和硫化鉛(PbS)組合成第一個熱電產生器【4】。在 1954 年，Douglas 和 Goldsmid 利用碲化鉍(Bi2Te3)材料製作出可將水冷卻至結冰之熱電致冷器【5】。「熱電材料」是一種能將電能與熱能進行互相轉換的材料，因為這種交互轉換的特性，當對熱電材料通入電流，半導體內的載子會成為傳熱的媒介，進而使元件產生一冷端及熱端，將冷端貼附需要散熱之熱源，熱端加上散熱片或風扇，使熱量散至大氣中，而達到致冷的效果；相反地，使材料處於適當的工作溫差下，就能讓材料內平衡狀態的載子濃度崩潰進而產生電位差，達到熱能轉變為電能的現象。表 1-3 為熱電材料發展之歷史【6】。. 5.

(26) 第一章緒論. 一開始熱電元件之運用源自於帕耳帖效應，是只使用單獨 n 型或 p 型半導體與銅導線連接，並施加一直流電源，但由於單一組熱電材料所能轉移或運送的熱很有限，故在實際應用層面上，必須要連接多組的熱電材料，才能提供足夠的功率，而將多組熱電材料連接的方法，可分為並聯、串聯及 p-n 對串聯三種【7】： (1) 並聯：單獨使用一種n型或p型之多個熱電材料，使用並聯的方式組成之元件，如圖1-2所示，通入電流後，元件下接點產生吸熱效應，降低溫度形成冷端，元件上接點放出熱量形成熱端，將熱量由下往上傳送。此種連接方式，雖然可提高熱量傳輸的能力，但所需之直流電相當大，因此商業化熱電致冷元件不採用此方式。 (2) 串聯：使用單獨一種n型或p型之多個熱電材料，使用串聯的方式組成之元件，如圖1-3所示，串聯方式可避免並聯所需的高電流，熱傳輸的方式也是由下往上，但其最大致命的缺點為當元件運作將熱向上傳送的同時，元件上下端形成顯著的溫差，會將有大量的熱量經由串聯的金屬導線回流至元件下方，進而抵消元件的效能，因此串聯方式並非理想的連接方法。 (3) p-n對串聯：利用如圖1-4所示之p-n交互串聯的連接方法有兩大優點：(一) 將熱電材料以串聯方式連結，不會有因金屬導線連接所造成的熱回流現象，而降低元件效能，且所需之直流電電壓也較為適合；(二)利用p型半導體熱傳輸方向與電流方向相同，而n型半導體卻相反之特性，因此電流流經n型與p型半導體方向相反，但熱傳輸方向卻相同，為較適合之連接方式。熱電特性可以說是各種材料都具備，只是在熱電轉換效率上有差異，起初只有將金屬或合金材料拿來研究，但其轉換效率太差，所以對熱電之研究就逐漸減少，直到了 1950 年代，半導體研究的興起，發現其物理特性非常適合作為熱電材料，因此再度引發研究之熱潮，而評估熱電特性之指標為材. 6.

(27) 第一章緒論. 料之熱電優值 Z (Figure of merit)，定義為 Z   2 /  ，理想的熱電材料須擁有較高之 ZT 值，意為須具備高席貝克係數(  )與導電性()，但又需較差的導熱性(  )。圖 1-5 為金屬、半導體及絕緣體三大類材料之席貝克係數、導電性與導熱性變化趨勢【8】，由圖中可發現，金屬材料雖具有很高的導電性，但導熱性也同樣很高，席貝克係數也不理想，因此不適合作為熱電材料；同樣地，絕緣體雖然在導熱性與席貝克係數兩項符合需求，但其導電性太低，亦不適合當作之熱電材料；反觀來看半導體材料，具有適合之導熱性與席貝克係數，且可透過摻雜(Doping)原子技術改變其電子能帶結構(Electron band structure)，增加其導電特性，最符合熱電材料條件之需求，因此半導體材料為目前熱電主要研究之方向。為了符合以熱電材料製作出的裝置無機械動件、堅固而無噪音，且不需使用含氟氯碳氫化合物(Hydrochlorofluorocarbons, HCFCs)等會破壞臭氧層之添加物，材料的選擇大致可分為下列幾種： (1) 碲化鉍(Bismuth telluride)(BixTey)、碲化銻(SbxTey)及其合金：適合作為熱電致冷器之材料，運作溫度為450 C 最佳 (2) 碲化鉛(Lead telluride)(PbxTey)及其合金：適合作為熱電產生器之材料，工作溫度約為 1000 C 最佳 (3) 矽鍺合金(Si-Ge)：常應用於熱電產生器，最佳工作溫度約為 1300 C (4) TAGS (AgSbTe2 加入 Ge-Te) (5) 矽化物(Silicides) (6) 稀土元素化合物(Rare earth compounds) (7) 碳化硼(Boron carbides) 圖 1-6 為前述幾種熱電材料 ZT 值與溫度之變化圖【9】。目前商業用之熱電材料，以 Bi2Te3 的 ZT 值最高，約在 0.8-1.1 之間，轉換效率約為 0.7-0.8，而其他材料須在較高溫(400 C-700 C)區間才有較大的 ZT 值。. 7.

(28) 第一章緒論. Table 1-3 Development history of thermoelectric material【6】. 年份(西元). 相關人物及國家. 研究成果及主要貢獻. 1821 年. T. J. Seebeck. 席貝克效應(Seebeck effect)發表. 1826 年. G. S. Ohm. 歐姆(Ohm)定律發表. 1834 年. J. C. A. Peltier. 帕耳帖效應(Peltier effect)發表. 1838 年. Z. Lenz. 證實帕耳帖效應. 1840 年. J. P. Joule. 焦耳(Joule)定律發表. 1847 年. J. P. Joule. 熱當量之測定. 1851 年. W. Thomson. 湯姆生效應(Thomson effect)發表. 1855 年. Raylrigh. 利用熱電性質進行發電功能. 1909 年. E. Altenkirch. 熱電效應發電之理論發表. 1911 年. E. Altenkirch. 熱電效應冷卻之理論發表. 1913 年. W. W. Coblentz. 1929 年. A. F. Ioffe. 1954 年. M. Telkes. 研究太陽能熱電發電效率達 3.3 %. 1948 年. J. Bardee, et al.. 半導體材料發明. 1949 年. A. V. Ioffe. 1950 年. A. V. Ioffe. 蘇聯半導體研究所開始研究熱電半導體. 1954 年. H. J. Goldsmid. Bi2Te3 熱電半導體發表. 1955 年. H. J. Goldsmid. 1961 年. 美國. 1970 年. L. Esaki, R. Tsu. 量子井超晶格(Quantum well super lattice)研究. 1974 年. 美國. 熱電發電機效率達 13.5 %. 1977 年. 美國. 海盜 2 號升空開始太陽能之探討研究. 1985 年. 美國. 伽利略太空任務(Galileo mission). 製造出有 0.008 %效率之太陽能熱電發電機 (0.6 mW) 引入金屬化合物熱電偶而使熱電效應發電機效率升至 2 - 4 %. 將半導體技術帶入熱電效應，並開始研究化合物熱電材料. 放射性同位素原子爐熱電發電 SNAP*計畫開始研究執行使用 SNAP 計畫中放射性同位素之熱源，當作熱電發電系統應用於人造衛星. 8.

(29) 第一章緒論. Table 1-3 (continued). 年份(西元). 相關人物及國家. 研究成果及主要貢獻. 1993 年. L. D. Hicks, M. S. 量子點 PbSeTe/PbTe 之 ZT 值達 3.5 Dresselhaus. 1994 年. G. A. Slack, V. Tsoukala. 1995 年. G. A. Slack. 聲子玻璃電子晶體(PGEC)材料結構發表. 1997 年. T. Caillat. Ze4Sb3 其 ZT 值在 670 K 時可達 1.3. 2000 年. R. Venkatasubramanian. 2001 年. T. Caillat. 2004 年. J. P. Heremans. 2006 年. 美國 BSST. 2007 年. M. S. Dresselhaus, et al. 低尺度奈米熱電材料可提昇熱電優值. 2008 年. 美國 MIT. 2011 年. D. Madan. 2011 年. Chang-Ran Wang, et al. 以雙柵極雙層石墨烯驗證場效熱電效應. 2011 年. Ni Xiao. 類玻璃熱流方鈷礦(Skutterudite)材料結構發表. 以分子束磊晶(MBE)成長 Bi2Te3/Sb2Te3 超晶格奈米薄膜 ZT 值達 2.4 分段單向熱電偶結構發表 PbTe 合金之晶粒尺寸 30-50 nm 時，有高席貝克值理論發表分段熱電偶結構發表. 用球磨法製備 p 型 BiSbTe 奈米顆粒以分配分注 (dispenser) 方式製備 Bi2Te3/Sb2Te3 複合樹脂材料. 以氧電漿處理石墨烯熱電薄膜，可提高熱電效率以印刷的方式製作具可撓性之發電薄. 2012 年. 日本 Fujifilm 公司. 膜，並開發出有機高分子導電材料 (PEDOT:PSS). 2013 年. A. Roch. 利用 3D 印刷技術，製造出大面積且具可撓特性之熱電產生器. *SNAP：Systems for Nuclear Auxiliary Power. 9.

(30) 第一章緒論. Figure 1-2 Connected in parallel with a plurality of n-type semiconductor thermoelectric device【7】.. Figure 1-3 Serially connecting a plurality of n-type semiconductor thermoelectric device【7】.. Figure 1-4 Interact series of n-type and p-type semiconductor thermoelectric device【7】.. 10.

(31) 第一章緒論. Figure 1-5 Thermoelectric characteristic of various materials【8】.. Figure 1-6 Thermoelectric figure of merit for various materials【9】.. 11.

(32) 第一章緒論. 1.4 奈米結構熱電材料簡介目前傳統熱電材料以 BixTey 系列性能最佳，ZT 值大約為 1，但 ZT=1 已維持了數十年之久，雖然熱電致冷器擁有許多優點，但仍無法大量運用在各種散熱元件上。近幾年隨著奈米科技相關之研究蓬勃發展，熱電材料的應用更為各國奈米科技全力發展之重點之一，當材料尺寸微縮到奈米尺度時，電子結構、晶體結構及界面效應(Interfaces effect)等，會因為尺寸的微縮而影響到奈米材料之電性、光學、熱傳等特性改變，且奈米材料具有比塊材更強的量子侷限效應(Quantum confinement effect)，也因為奈米結構會具有新的物理及界面現象，期望上述優點可對 ZT 值遭遇瓶頸之熱電材料做出重大的改善，故奈米科技目前為提升熱電材料 ZT 值的希望。奈米材料在尺度上有常見的幾種種類，零維的量子井 (Quantum-well) 、一維的奈米柱 / 線 (Nano pillar/wire)、二維的奈米薄膜(Nano film)【10-12】等。在 1993 年，美國麻省理工機械系教授 Hicks 與 Dresselhaus 等人利用理論計算碲化鉍材料，隨著材料型態與尺度的減少，對 ZT 值可大幅度的提升，甚至可以達到 10 以上，並提出「量子井(Quantum-well)」之理論，認為將材料奈米化，可使費米能階(Fermi level)附近的電子能態之密度提高，達到提升席貝克係數的目的【13-15】。在 2000 年時，美國 Reformed Theology Institute (RTI)研究所學者 Venkatasubramanian 等人以分子束磊晶(Molecular Beam Epitoxy, MBE)方式成長厚度為 1 nm/5 nm 的碲化鉍/碲化銻(Bi2Te3/Sb2Te3)超晶格(Superlattice)之奈米薄膜，利用控制聲子和電子的傳輸行為提高載子移動率，而在量子效應的影響下，使材料中的能隙(Band gap)增加，也因多層之界面降低了聲子的平均自由路徑(Mean free path)，增加導熱聲子的散射 (Scattering)，使熱傳導率大幅下降。此超晶格之奈米薄膜，在室溫中冷卻下降至 32K，根據實驗結果估算 ZT 值將可達到 2.4【16】。. 12.

(33) 第一章緒論. 雖然以上文獻結果顯示，都具有不錯之熱電優值，但碲與鉍為重金屬且具有毒性，況且超晶格之製程繁複，其再現性(Reproducibility)也不高。有關奈米線熱電材料研究實驗證明熱傳導率會隨著奈米線直徑縮小而快速降低【17】，且奈米線表面以及存在的界面，對聲子產生強烈的散射作用，進而降低晶格的熱傳導【18】。矽為現今電子科技業中最重要且最容易取得的半導體材料，若將其奈米化製作成矽奈米線(Silicon nanowries, SiNWs)陣列，因奈米線的尺度縮小，產生了不同的光電效應，目前有較多矽奈米線結構於光電和電子元件之應用，以提高元件之速度，並且可產生較大的比表面積。在光電感測器之部分，可提升光與材料間交互作用之靈敏度【19】，在太陽能電池方面可提升吸收效率【20-25】，另外矽奈米線亦被用來研究其熱電特性，做致冷或發電之應用【26】，或是高效率之鋰電池應用【27】等。在熱電方面，降低材料的熱傳導率一直是研究高效率之熱電材料的主要課題【28】，使材料尺度大小接近聲子平均自由路徑，透過界面散射(Boundary scattering)來降低熱傳導率，例如像奈米線【18, 29】、孔洞結構(Porous structures)【30】、超晶格【31】等。矽奈米線已被實驗證實，測得之熱導率降低了兩個數量級【18, 29】，使矽奈米線結構有潛力成為高效率的熱電材料。目前已知理想的熱電材料可能包含以下幾個要素： (1) 複合的半導體材料(高濃度摻雜低能隙雜質、高載子等效質量等) (2) 載子濃度最佳化(大約 1019 cm-3) (3) 將晶格熱導率降到最小 (4) 降低維度，例如量子井(零維)、奈米柱/線(一維)、奈米薄膜(二維)等儘管奈米結構被證實有提高 ZT 值之效果，但奈米尺度熱傳導的分析技術目前還沒有國際上認可且具公信力的檢測設備，導致奈米尺度之樣品特性量測上有極高的困難度，量測數據的可靠度需再進一步驗證。 13.

(34) 第一章緒論. 1.5 微致冷器技術簡介與應用發展在冷卻機制中可分為主動式散熱及被動式散熱兩種，若需散熱之部位冷卻是由外部提供動力來源，例如像風力、火力及聲波等，稱為主動式散熱；相反的，若是透由結構自體造成之熱循環散熱過程，則稱為被動式散熱機制。主動式散熱機制可分為以下幾種： (1) 氣體噴流冷卻技術(MEMS impinging jets)【32】 (2) 兩相微流道散熱鰭片之散熱技術(Two phase micro-channel heat sink)【33】 (3) 液滴對電子元件之冷卻技術(Embedded droplet impingement for integrated cooling of electronics, EDIFICE)【34】 (4) 熱聲冷卻機之冷卻技術(Thermo-acoustic refrigerator)【35】 (5) 熱電致冷技術(Thermoelectric cooling technique)【36】: 此技術為熱電偶的基礎原理，當半導體材料對通入電流後，提供電子流動所需的能量，決定熱之移動方向，因此 n 型半導體的電子和 p 型半導體的電洞是往相同方向流動，其中半導體的載子會成為傳熱的媒介，p 型半導體吸收了熱量，n 型半導體將熱量由此釋放出來，載子每經過一組的熱電偶，就因有熱的轉移而造成溫度差，可將冷端接觸所需冷卻物體，熱端則接散熱裝置，如圖 1-7 所示。而被動式散熱機制，包含了以下幾種： (1) 迴路式熱管冷卻技術(Loop heat pipe technique)【37】 (2) 毛細泵吸式迴路冷卻技術(Capillary pumped loop technique)【38】 (3) 微熱管冷卻技術(Micro heat pipe technique)【39】. 14.

(35) 第一章緒論. 熱電致冷器具有主動式散熱、體積小、控溫精準及壽命長等優點，在空間受到限制、可靠性要求高及無致冷劑汙染的散熱場合均可看到其應用，圖 1-8 為目前市面所販售之熱電致冷晶片【40】。熱電致冷器的名稱很多，如熱電致冷模組(Thermoelectric cooling module)、熱電致冷晶片(Thermoelectric cooling chip)、熱電致冷器(Thermoelectric cooler)、帕耳帖致冷器(Peltier cooler)、帕耳帖電池(Peltier cell)、熱泵(Heat pump)、半導體致冷器或稱固態式致冷器(solid state cooler)。傳統的散熱鰭片主要是使用高導熱係數的材料，結合放電加工、機械研磨、金屬線切割與焊接等金屬加工技術成型，再搭配一顆風扇增加其散熱效率。目前傳統的散熱技術面臨了微小化、整合化又須兼具高散熱與高能量密度的挑戰，已無法負荷未來電子元件的散熱需求。若使用熱電致冷器作為散熱機構，具有以下優點： (1) 熱電致冷器體積小、不需冷媒，為一種固態致冷器，且兼具了加熱和致冷的功能。 (2) 致冷器無機械動件，所以運作時無振動、無噪音、壽命長且安裝容易。 (3) 由於熱電致冷器是輸入電流轉換成熱能，可控制輸入的電流，實現精準的溫度控制，適用於中低溫區。 (4) 將熱電致冷器的以串聯或並聯的方式形成熱電堆，可提高致冷功率。目前熱電致冷元件已被廣泛應用於民生產品上如攜帶型冰箱、防潮箱及冷熱兩用飲水機等方面，如圖 1-9 所示【7】；亦可將具體積小、精準控溫等特點之熱電致冷器應用於血液透析、神經刺激器等生物醫療器材上。若運用在光通訊放大器中的雷射二極體，當溫度變動，則發射雷射光之波長會隨著波動，因此雷射二極體對溫度穩定性的要求很高，使用熱電致冷器可精準的將溫度控制在±0.01 C 內，如圖 1-10 所示【7】。熱電產生器早已使用在發電/儲能、人造衛星、潛艇核子反應爐等太空軍事用途，同時，日本精工 15.

(36) 第一章緒論. (Seiko)公司也利用熱電元件與充電電池為電源之手錶，其利用人體體溫與環境溫度差產生電能儲存至電池內，如圖 1-11 所示【41】。近年來在能源危機之影響下，Ford、GM 及 BMW 汽車公司將熱電元件對引擎所產生之廢熱回收發電再供給車輛利用，如圖 1-12 所示【42】。在能源問題日益嚴重之下，以熱電材料再造能源的應用，將會越來越受到重視，只要有熱能存在，就有熱電應用的空間。. Figure 1-7 Principle of thermoelectric device【37】.. (a). (b). Figure 1-8 Commercial bulk thermoelectric cooling chip: (a) single layer, (b) multi layers【32】. 16.

(37) 第一章緒論. .. Figure 1-9 Development of the movable refrigerator by using TEC【7】.. Figure 1-10 Optical communication amplifiers by using TEC【7】.. 17.

(38) 第一章緒論. Figure 1-11 Commercial thermoelectric watch by Seiko【41】.. Figure 1-12 The automotive by thermoelectric power generation system (a) Ford , (b) GM, (c) BMW【42】.. 18.

(39) 第一章緒論. 1.6 研究動機與目的在這電子元件不斷往輕薄短小發展的時代，為了在相同面積下有更多數量的元件，將元件比例縮小又需達到良好的性能，相對得到更多的熱功率，使元件處於高溫的環境下，則會大幅降低元件的使用壽命。然而，傳統的散熱元件體積太大，需用水冷與空冷等方式冷卻，但有振動、噪音及製造成本昂貴且製程步驟繁複之問題，無法應用於微電子或光電等具有高熱通量元件之散熱。現今世界各國皆積極提倡綠色環保能源，以熱電材料所製作之主動式致冷晶片，具有低成本、無污染、無需冷媒及可大量製造等優點，成為目前各式散熱研究中所重視的議題。現有的熱電致冷器的性能係數(Coefficient of performance, COP)約為0.3，無法有效的被利用，若將熱電材料的ZT值提升至3以上，其性能相當於傳統冷媒系統，則無汙染的熱電致冷元件可被廣泛應用，進而取代傳統散熱元件。有文獻指出，若將熱電材料奈米化後可以大幅提升熱電優值【16】，但傳統的熱電材料價格昂貴且轉換效率低，尋求其他代替性材料已是研究追求的目標。矽為較易取得且穩定性高的半導體材料，但矽塊材之熱傳導值高，散熱太快，不易使晶片產生溫差，若將矽材料奈米化後，其熱傳導值較矽塊材來的低【18】。因此，本論文將使用低阻值(高摻雜)之n型和p型的SOI (Silicon on insulator)晶片，在晶片上的元件層(Device layer)，以金屬輔助化學蝕刻技術製作圖案化之矽奈米線陣列結構，再由鎳當作導電層及黏著層，將n型和p 型晶片用錫接合，以SOI晶片作為基板，其原因為以低阻值來提升元件之導電率，再利用SOI晶片上之絕緣層(Insulator layer)來防止漏電流。期望使用金屬輔助化學蝕刻技術製作之矽奈米線作為熱電材料，再結合半導體製程製作微型致冷晶片，以此簡易、低成本且無汙染之製程技術，實現以奈米結構來降低熱傳導率進而提升熱電優值，達到改善微型熱電晶片致冷效率之目標。 19.

(40) 第一章緒論. 1.7 論文架構本論文研究共分為五個章節： (1) 第一章為緒論，包括微機電系統、熱電材料、矽奈米線之應用，以及微致冷器的簡介與應用發展，並說明本論文之研究動機與目的。 (2) 第二章為文獻回顧與理論探討，主要說明矽奈米線之製備方式與其發展之文獻探討、熱電效應基本原理與熱電優值、熱電材料的選擇及量測熱電特性之方式。 (3) 第三章為實驗設計與規劃，介紹微型致冷熱電元件之設計、說明實驗流程及實驗設備與實驗成果量測設備及方式。 (4) 第四章為實驗結果與討論，實驗相關結果之呈現，並將相關實驗數據整理分析並討論。 (5) 第五章為結論與未來展望，詳敘實驗結果再加以歸納統整並總結，及建議未來研究方向。最後附上研究實驗過程中所引用與探討之參考文獻。. 20.

(41) 第二章文獻回顧與理論探討. 第二章文獻回顧與理論探討 2.1 矽奈米線之製備與發展現今有許多科學家與研究單位對一維奈米結構材料的研究，例如奈米線 (Nanowire)、奈米柱(Nanorod)或奈米管(Nanotube)都有相當的發展，矽奈米線易於與半導體製程結合且容易改質，不僅對許多電子元件或光學元件有很好的應用外，也由於其為一維結構，故所呈現出之量子效應與物理、化學特性，與塊材(Bulk)截然不同。製備一維矽奈米線結構的方式可分為兩大類，第一大類為由下往上成長 (Bottom-up) 的機制，主要為氣 - 液 - 固相法 (Vapor-liquid-solid, VLS)【43-45】，其它還有固-液-固相法(Solid-liquid-solid, SLS)【46】、氣-固-固相法(Vapor-solid-solid, VSS)【47】、氧化物輔助成長法 (Oxide-assisted growth method) 【48】以及化學氣相沉積法(Chemical vapor deposition, CVD)【49-51】等方式;另一大類為由上往下(Top-down)蝕刻之機制，主要為金屬輔助化學蝕刻(Metal-assisted chemical etching)【52-63】，另有雷射剝離法(Laser ablation)【64】、模板成形法【65、66】及以黃光微影或是奈米球定義的微影蝕刻法【67】等方式。 2.1.1 氣-液-固成長機制 (Vapor-liquid-solid, VLS) 1960 年，R. S. Wagner 與 W. C. Ellis 發現 VLS 晶鬚(Whisker)的成長方式，是利用熔化的金屬催化劑液滴如金、鉑、銀等，其溫度頇高於矽與催化劑之共熔點，待呈現如圖 2-1(a)所示之熔融狀態，此時通入含有矽之反應氣體，催化劑會吸收所要生成的奈米線反應物，待吸收反應物到達某個濃度後會形成過飽和狀態，進而開始析出並形成矽奈米線，金屬則會留在奈米線之頂端如圖 2-1(b)所示。此機制可藉由催化劑顆粒的選用來決定奈米線之直徑，而通入的反應氣體多寡與時間則會影響奈米線之長度，目前 VLS 法可利用於奈米碳管及半導體與金屬奈米線的成長【43】。. 21.

(42) 第二章文獻回顧與理論探討. (a). (b). Figure 2-1 Schematic illustration of growing a silicon nanowire by VLS【43】. 2000 年，Y. Wu 與 P. Yang 觀察氣-液-固成長機制所合成之奈米線，提出其成長過程，主要可分為三個階段，而圖 2-2 所示為各成長階段所依序拍攝之 TEM 影像。圖 2-2 (a)為金在 500 C 下形成團簇現象，圖 2-2 (b)為在 800 C 下開始有合金產生，此時的金仍為固態，圖 2-2 (c)為液態的金/鍺合金，上述圖 2-2 (a)-(c)屬於第一個階段的「金屬合金化(Alloying)」；圖 2-2 (d)為金 / 鍺奈米晶體成核在合金的表面，此為第二階段的「晶體成核 (Crystal nucleation)」；而圖 2-2 (e)-(f)為第三階段的「晶體軸向成長(Crystal axial growth)」，另外(g)-(i)為其他成核的例子，圖 2-3 則為 VLS 成長奈米線之各階段示意圖【44】。 2002 年，P. Yang 等人在 a-氧化鋁基板表面，蒸鍍厚度為 5 nm 的金薄膜，再將氧化鋅粉與碳粉以 1:1 的比例混合，將粉末放置於基板上再一同放入加熱爐升溫至 900-925 C，持溫時間為 5-30 分鐘，基板表面會生成長度為 2-10 m、直徑為 20-15 nm 的氧化鋅奈米柱，如圖 2-4 所示【45】。. 22.

(43) 第二章文獻回顧與理論探討. Figure 2-2 In situ TEM images recorded during the process of nanowire growth 【44】.. vapor nanowire. metal catalysts. alloy liquid. I. II. III. Figure 2-3 Schematic illustration of VLS nanowire growth mechanism including three stages (I) alloying, (II) nucleation, and (III) axial growth【44】.. Figure 2-4 Arrays of ZnO nanowires grown on a-plane sapphire substrate【45】.. 23.

(44) 第二章文獻回顧與理論探討. 2.1.2 金屬輔助化學蝕刻法(Metal-assisted chemical etching, MAE) 先前提到的氣-液-固相法、氧化物輔助成長法以及化學氣相沉積法等製程方式，頇要相當昂貴且複雜的設備，並在嚴苛的高溫環境下進行成長，且不適於大面積成長的製作。反觀金屬輔助化學蝕刻法，可在室溫下即可進行製程，且無頇通電亦可大面積製造，更不需要昂貴的儀器設備，製程只需將矽晶圓浸泡於蝕刻溶液中，即可得到矽奈米線之結構，屬於成本低且製程簡單的方式。金屬輔助化學蝕刻法為一種矽質的濕式蝕刻，屬非等向性蝕刻，亦可稱為觸媒蝕刻(Catalytic etching)，最大的特色為只需用蝕刻液體，即可於矽基材上產生高深寬比的矽奈米線結構。因其進行氧化還原之還原電位值大於零，故不需外加電壓即可進行反應，此蝕刻技術為利用貴金屬(銀、鉑、金) 作為觸媒層，若將矽晶圓浸泡至氫氟酸與硝酸銀之混合溶液中，矽基板上的電子會與硝酸銀中的銀離子反應還原成銀原子，同時銀下方的矽會變為多電洞區(Hole rich region)，矽鍵結會因此弱化而與水反應成為二氧化矽，並溶解於氫氟酸中，隨後金屬又會落至新形成的孔洞，再與矽反應，矽再次形成二氧化矽而被氫氟酸溶解，如此循環反應而形成垂直的奈米矽結構，圖 2-5 為金屬輔助化學蝕刻反應機制的示意圖【52】，只要控制時間即可得到具高深寬比之矽奈米線結構，其反應式如下【52】： Ag+ + e- → Ag0. (2-1). Si(s) + 2H2O → SiO2 + 4H+ + 4e-. (2-2). SiO2 + 6HF → H2SiHF6 + 2H2O. (2-3). 1997 年，D. D. Malinovska 等人首先在矽晶圓上使用金屬輔助化學蝕刻法，製備多孔細結構，其將 n 型與 p 型的矽晶圓表面蒸鍍一層厚度為 1500-2000 Å 的鋁薄膜，使用 HF : HNO3 : H2O= 1: 3 : 5 作為蝕刻溶液，蝕刻出多孔矽之結構【53】。. 24.

(45) 第二章文獻回顧與理論探討. Ag nucleation. Ag particle growth and induced local excess oxidation. Ag-induced pit Figure 2-5 Mechanism of electroless Ag deposition on a Si substrate in HF/AgNO3 solution【52】.. 25.

(46) 第二章文獻回顧與理論探討. 2000年，X. Li與P. W. Bohn以金屬輔助化學蝕刻法製作可發光的多孔矽結構，其將厚度約30-80 Å的金、鉑以及金/鉑濺鍍在(100)的矽表面，分別使用三種不同摻雜濃度與阻值的矽晶圓：p+ (0.01-0.03 -cm)、p- (1-10 -cm)、 n+ (0.005-0.02 -cm)，使用EtOH : HF (49%) : H2O2 (30%)= 1 : 1 : 1的混合溶液，蝕刻時間為2至30秒【54】。 2006年，K. Peng等人研究在矽晶片表面鍍上不同的貴金屬(Ag, Au, Pt, Cu)，探討蝕刻而得之矽奈米線表面形貌的差異，如圖2-6所示，最後還是以沉積銀原子的矽奈米線形貌最佳。該文獻使用4.6 M氫氟酸與0.01 M硝酸銀溶液，於(111) p型的矽晶片表面沉積一分鐘銀原子，再將晶片放入5 M氫氟酸與0.135 M硝酸鐵的混合溶液內，並加溫至50 C後蝕刻30分鐘【52】。 2006年，K. Peng等人利用金屬輔助化學蝕刻法，將矽晶圓放置於4.6 M 氫氟酸與0.02 M硝酸銀的混合溶液中，透過溫度與時間的控制製作出矽奈米線結構【55】。另外，T. Qiu等人於2006年提出以無電金屬沉積的方式，研究矽奈米線與樹枝狀的銀共生之機制，圖2-7為不同蝕刻時間下的SEM圖，以5 M氫氟酸與0.02 M硝酸銀的混合溶液，並將溶液加熱至50 C，進行p型(100) 的矽晶圓的蝕刻，結果發現若未將銀原子去除，則會觀察到在330 nm有很高的UV峰值，圖2-8為矽奈米線與銀共生機制之示意圖【56】，一開始時，矽刻蝕和沉積銀同時發生於矽表面，高濃度的硝酸銀和氧化劑導致還原成和生長的奈米銀團簇，形成了連鎖的網狀結構，隨著反應的繼續，硝酸銀和氧化劑的濃度隨之大大降低。. 26.

(47) 第二章文獻回顧與理論探討. Figure 2-6. (a). (b). (c). (d). SEM images of the morphology of different metal deposits on a Si. substrate (a) Ag, (b) Au, (c) Pt, (d) Cu【52】.. 27.

(48) 第二章文獻回顧與理論探討. Figure 2-7. SEM images of the silicon wafers etched for different times (a) 30. sec, (b) EDX spectrum of deposited nanoclusters shown in 30 sec etched silicon wafer, (c) 10 min, (d) 20 min, (e) 30 min, (f) 40 min, (g) 50 min, and (h) 60 min, (i) Cross-sectional SEM image of 40 min etched silicon wafer【56】.. 28.

(49) 第二章文獻回顧與理論探討. Figure 2-8 Schematic illustration of the intergrowth process of the SiNWs and silver dendrites【56】.. 2008年，M. L. Zhang等人在使用六種不同摻雜濃度及晶向的矽晶圓當作基材，包括(I) p-Si-(100) 7-13 -cm，(II) p-Si-(100) 0.003-0.005 -cm，(III) p-Si-(111) 8-13 -cm，(IV) p-Si-(111) 0.004-0.008 -cm，(V) n-Si-(100) 7-13 -cm，(VI) n-Si-(111) 4-8 -cm，以4.8 M氫氟酸與0.005 M硝酸銀溶液，先沉積1 分鐘的銀於基材表面，再以4.8 M氫氟酸與0.4 M雙氧水(I、III、V、 VI)、0.15 M (II、IV)為蝕刻液，最後以稀釋硝酸去除銀原子，圖2-9為I基板與II基板蝕刻後的SEM圖，使用II基板所蝕刻30 min之矽奈米線長度約為25 m，直徑約為50-150 nm。若將II基板以雙氧水濃度分別為0.1 M與0.2 M進行蝕刻，所呈現之矽奈米線如圖2-10所示，可看出雙氧水濃度越高而矽奈米線團聚的現象越嚴重，而此聚集現象的產生主要有兩個原因所造成，第一是因為矽奈米線長度太長而導致塌陷；第二為試片在蝕刻液體中搖晃的情形下，會使矽奈米線間產生靜電而互相吸引【57】。. 29.

(50) 第二章文獻回顧與理論探討. Figure 2-9 SEM images of SiNWs arrays: (a,b,c,d) from the lightly doped p-Si wafer (I); (e,f,g,h) from the heavily doped p-Si wafer (II)【57】.. (a). (b). Figure 2-10 SEM images of SiNWs arrays on wafers (II) under different concentrations of H2O2, (a) 0.1 M, (b) 0.2 M【57】.. 30.

(51) 第二章文獻回顧與理論探討. 2008年，C. Y. Chen等人提出在室溫下控制單晶矽奈米線之形貌，其使用同樣是硼摻雜的p型矽晶圓，但不同晶向，包括p-Si-(100) 1-100 -cm、 p-Si-(110) 1-10 -cm、p-Si-(111) 1-30 -cm，使用0.7 g的硝酸銀加上10 g的去離子水，再加入2 ml的氫氟酸，浸泡40分鐘，觀察SEM圖後發現晶向的不同，矽奈米線蝕刻所得之方向有所不同。若是基板為(100)或(110)，矽奈米線方向為[100]，如圖2-11所示；若基板為(111)，蝕刻所得的方向會出現[111] 或是[100]，如圖2-12所示【58】。. Figure 2-11 Cross-sectional SEM images of SiNWs, (a) Si (100) substrate, (b) Si (110) substrate【58】.. Figure 2-12 Cross-sectional SEM images of SiNWs formed on Si (111) substrates, (a) [111] direction, (b) [100] direction.【58】.. 31.

(52) 第二章文獻回顧與理論探討. 2010年，L. Lin等人於探討多孔結構的矽奈米陣列之特性，使用的晶片為高摻雜之n型(100)矽晶圓(0.02 -cm)，首先使用4.8 M氫氟酸與0.005 M硝酸銀在室溫下沉積一分鐘，接著使用4.8 M氫氟酸搭配0.1 M至0.5 M的雙氧水濃度進行蝕刻，其結果如圖2-13所示。以30、60、90、120及180分鐘不同的時間蝕刻後，進行SEM及TEM之觀察，如圖2-14所示，其結果發現雙氧水濃度低時矽奈米線間會彼此分離，隨著濃度增加，矽奈米線會團聚在一起，而且由TEM的觀察發現，矽奈米線表面會隨著雙氧水濃度增加而變粗糙【59】。 2010年，Y. Kobayashi與S. Adachi以矽奈米線應用於化學電池(Galvance cell)【60】，其使用p型(100)矽晶圓(2-5 -cm)，以不同的硝酸銀濃度(0.0001-0.6 mol/L)並加溫至30 C，蝕刻後所觀察的表面形貌，如圖2-15所示。結果發現矽奈米線與蝕刻時間與溫度有很大的關係，由圖2-15(b)即可觀察到有直徑約 1 m的孔洞均勻分布在表面，其密度約為1107 cm-1，濃度再增加，孔徑則會變大，如圖2-15(c)所示；在硝酸銀濃度為0.01 mol/L時，表面會有錐形的陣列結構產生，而靠近基材之奈米柱底部的直經約為3 m，比一般的矽奈米線(約100 nm)大很多，如圖2-15(d)所示；圖2-15(e)與圖2-15(f)顯示硝酸銀濃度提高時，矽奈米線會從錐體變為較細長的結構；當濃度大於0.3 mol/L，則由於蝕刻率過大，會造成無順序且較短的矽奈米線，甚至沒有結構產生，如圖2-15(g)與圖2-15(h)所示，在表面就沒有觀察到有矽奈米線的結構。文獻中提到，用肉眼觀察到之矽奈米線為黑色，是由於矽奈米線屬於低反射率的結構，顏色也會隨著硝酸銀濃度而改變，如圖2-16所示。另外，硝酸銀濃度決定沉積於矽表面銀粒子的密度，也會影響蝕刻所得之表面形貌，硝酸銀濃度太高，會產生尖錐狀的矽奈米線，雖然準直但其結構脆弱，如圖2-17所示，硝酸銀濃度為0.02-0.08 mol/L可蝕刻得出準直且整齊之矽奈米線結構，若增加蝕刻時間及溫度，其長度則可達150 m【60】。. 32.

(53) 第二章文獻回顧與理論探討. Figure 2-13 SEM and TEM images of the variable morphology of porous SiNWs etched with different H2O2 concentrations, (a)-(c) 0.1 M H2O2, (d)-(f) 0.2 M H2O2, (g)-(i) 0.3 M H2O2, (j)-(l) 0.4 M H2O2, (m)-(o) 0.5 M H2O2. The selected area diffraction (SAD) pattern is shown in the inset (o)【59】.. 33.

(54) 第二章文獻回顧與理論探討. Figure 2-14 SEM and TEM images of the variable morphology of porous SiNWs etched with 0.3 M H2O2 for different times, (a)-(c) 30 min, (d)-(f) 60 min, (g)-(i) 90 min, (j)-(l) 120 min, (m)-(o) 180 min. The inset in (n) is the higher magnification image as marked【59】.. 34.