分析4/6層印刷電路板貫孔結構的電感特性
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(2) 分析 4/6 層印刷電路板貫孔結構的電感特性. Analysis the Inductance Characteristics of the Via Structure on 4/6-layer Printed Circuit Board 研究生：陳怡龍. Student : Yi-Long Chen. 指導教授：吳霖堃 博士. Advisor : Dr. Lin-Kun Wu. 國 立 交 通 大 學 電 信 工 程 學 系 碩 士 論 文. A Thesis Submitted to Institute of Communication Engineering College of Electrical Engineering and Computer Science National Chiao Tung University In Partial Fulfillment of the Requirements for the Degree of Master of Science in Communication Engineering July 2005. Hsinchu, Taiwan, Republic of China. 中華民國九十四年七月.
(3) 分析 4/6 層印刷電路板貫孔結構的電感特性 研究生：陳怡龍. 指導教授：吳霖堃 博士. 國立交通大學電信工程學系碩士班. 中文摘要. 隨著電子技術不斷進步，時序脈波信號愈來愈快，電磁干擾問題 也日益嚴重。在多層電路板中，通常具有專屬的電源層與接地層作為 系統電源與信號回流路徑之用。而地彈雜訊（Ground Bounce）是電 源系統產生傳播電磁干擾的主要機制。要抑制地彈雜訊通常使用去耦 合電容，但去耦合電容有寄生電感會影響去耦合電容的高頻性能。 本論文使用 HFSS 分析幾種不同的貫孔結構，找出其等效電感 值，並探討如何降低貫孔結構的等效電感值。. i.
(4) Analysis of the Inductance Characteristics of the Via Structure on 4/6-layer Printed Circuit Board. Student：Yi-Long Chen. Advisor：Dr. Lin-Kun Wu. Institute of Communication Engineering National Chiao Tung University. Abstract With fast increase of clock frequency, the high frequency noise on power distribution network caused by ground bounce is a primary source of electromagnetic interference (EMI) and signal integrity. In multilayer printed circuit boards, it is prevalent to use dedicated power⁄ground plane pair(s) for power delivery network. The decoupling capacitor is to usually employed suppress the ground bounce, but its intrinsic inductance and parasitic inductance associated with the mounting structure used affect the capacitor’s decoupling performance at high frequencies. In this thesis, we use HFSS to analyze several different kinds of vias structures to find out its equivalent inductance value. We also discusses how to reduce the equivalent inductance value of vias structure.. ii.
(5) 致謝. 感謝我的指導教授. 吳霖堃博士兩年來的細心指導。同時也感謝. 實驗室的曾智雄學長在這段期間所給予的協助與幫忙。讓我得以順利 地完成此篇論文。 此外也要感謝父母所給予的支持與鼓勵。. iii.
(6) 目錄. 中文摘要................................................. i. 英文摘要................................................ ii 致謝....................................................iii 目錄.................................................... iv 表目錄.................................................. vi 圖目錄..................................................vii 第一章 簡介.............................................. 1. 第二章 研究方法.......................................... 4. 2-1 Ground Bounce 的產生機制和影響........................ 4 2-2 雜訊電壓............................................. 5 2-2-1 雜訊電壓的計算...................................... 5 2-2-2 Target impedance.................................... 6 2-3 去耦合電容的問題..................................... 6 2-3-1 去耦合電容的功用.................................... 6 2-3-2 去耦合電容的非理想特性............................. 7 2-3-3 並聯非理想的去耦合電容............................. 9 2-3-4 去耦合電容的選定方法及步驟........................ 10. iv.
(7) 2-4 粹取貫孔結構的等效電感值............................ 11 2-4-1 粹取的目的........................................ 11 2-4-2 利用網路分析儀粹取貫孔結構的等效電感.............. 12 2-4-3 利用阻抗分析儀粹取貫孔結構的等效電感.............. 14 第三章. 數值結果與討論.................................. 28. 3-1 平行導線的電感分析.................................. 28 3-2 貫孔結構的電感分析.................................. 30 3-3 貫孔結構對去耦合電容阻抗性能的影響評估.............. 32 第四章 結論............................................. 51 參考文獻................................................ 52. v.
(8) 表目錄. 表 3.1 圖 3.2 平行導線的自感與互感........................ 34 表 3.2 比較網路分析儀法與阻抗分析儀法模擬圖 3.8(a)結構所得的 電感值............................................ 34 表 3.3 圖 3.8(a)貫孔結構的電感值.......................... 35 表 3.4 圖 3.8(b)貫孔結構的電感值.......................... 35 表 3.5 圖 3.8(c)貫孔結構的電感值.......................... 36 表 3.6 圖 3.8(d)貫孔結構的電感值.......................... 36 表 3.7 圖 3.8(e)貫孔結構的電感值.......................... 37 表 3.8 圖 3.8(f)貫孔結構的電感值.......................... 37. vi.
(9) 圖目錄. 圖 2.1 電源∕接地層中，暫態電流源I1及感應電壓V2的示意圖.. 15 圖 2.2 電晶體暫態電流對等效電容充放電模型................ 16 圖 2.3 非理想的去耦合電容等效模型........................ 17 圖 2.4 非理想的去耦合電容等效阻抗........................ 17 圖 2.5 電感值減少時阻抗的變化............................ 18 圖 2.6 電容值增加時阻抗的變化............................ 18 圖 2.7 並聯非理想去耦合電容的等效電路.................... 19 圖 2.8 並聯兩個容值差距很大的非理想去耦合電容的等效阻抗， L=2nH、R=0.05Ω、C1=20nF、C2=0.2nF................. 19 圖 2.9 並聯兩個非理想去耦合電容的等效阻抗，L=2nH、R=0.05Ω、 C1=0.5nF、C2=4nF................................... 20 圖 2.10 並聯兩個非理想去耦合電容的等效阻抗，L=1nH、R=0.05Ω、 C1=0.5nF、C2=04nF................................. 20 圖 2.11 並聯非理想去耦合電容的等效阻抗，L=2nH、R=0.05Ω、 C1=0.5nF、C2=4nF、C3=1.2nF........................ 21 圖 2.12 並聯非理想去耦合電容的等效阻抗，L=2nH、R=0.05Ω、. vii.
(10) C1=0.5nF、C2=4nF、C3=1.8nF、C4=0.9nF.............. 21 圖 2.13 並聯非理想去耦合電容的等效阻抗，L=1nH、R=0.05Ω、 C1=0.5nF、C2=4nF、C3=1.2nF........................ 22 圖 2.14 並聯兩個非理想去耦合電容的等效阻抗，L1=0.61nH、 R1=0.02Ω、C1=4.7nF、L2=0.6nH、R2=1Ω、C2=220pF... 22 圖 2.15 2-port網路量測的剖面圖............................ 23 圖 2.16 使用網路分析儀貫孔結構為開路時的等效電路......... 23 圖 2.17 使用網路分析儀貫孔結構為短路時的等效電路......... 24 圖 2.18 使用網路分析儀得到的|S21|........................ 24 圖 2.19 阻抗分析儀量測的剖面圖........................... 25 圖 2.20 使用阻抗分析儀貫孔結構為開路時的等效電路......... 25 圖 2.21 使用阻抗分析儀貫孔結構為開路時的layout圖......... 26 圖 2.22 用阻抗分析儀法在HFSS模擬得到貫孔結構為開路時的 Z in ..26. 圖 2.23 使用阻抗分析儀得到貫孔結構為開路時的 Z in ........... 27 圖 2.24 用阻抗分析儀法在HFSS模擬得到貫孔結構為短路時的 Z in ..27. 圖 3.1 去耦合電容的放置.................................. 38 圖 3.2 兩根平行導線...................................... 38. viii.
(11) 圖 3.3 LDM 對間距 s 的作圖.................................. 39 圖 3.4 LCM 對間距 s 的作圖.................................. 39 圖 3.5 兩貫孔上的電流差模電流，間距 s = 40mil ................ 40 圖 3.6 兩貫孔上的電流差模電流，間距 s = 200mil ............... 40 圖 3.7 兩貫孔上的電流共模電流，間距 s = 40mil ................ 41 圖 3.8 六種不同的貫孔結構 (a) 第一種貫孔結構....................................... 41 (b) 第二種貫孔結構....................................... 42 (c) 第三種貫孔結構....................................... 42 (d) 第四種貫孔結構....................................... 43 (e) 第五種貫孔結構....................................... 43 (f) 第六種貫孔結構....................................... 44 圖 3.9 使用阻抗分析儀法模擬圖 3.8(a)結構的上視圖，電路板大小 為 750mil×500mil.................................... 44 圖 3.10 用 HFSS 模擬得到貫孔結構為開路時的 Z in .............. 45 圖 3.11 用 HFSS 模擬得到貫孔結構為短路時的 Z in ............... 45 圖 3.12 使用阻抗分析儀法模擬圖 3.8(a)結構的上視圖，電路板大小 為 1200mil×500mil................................... 46. ix.
(12) 圖 3.13 使用網路分析儀法模擬圖 3.8(a)結構的上視圖，電路板大小 為 1200mil×500mil................................... 46 圖 3.14 比較結構(a)~(d)的電感值，L1=5mil.................. 47 圖 3.15 比較結構(a)~(d)的電感值，L2=5mil.................. 47 圖 3.16 比較結構(b)(e)(f)的電感值，L1=5mil................ 48 圖 3.17 比較結構(b)(e)(f)的電感值，L2=5mil................ 48 圖 3.18 貫孔結構的剖面圖................................. 49 圖 3.19 比較去耦合電容放置在結構(a)~(f)的阻抗值，L1=27mil、 L2=5mil....................... ..................... 49 圖 3.20 比較去耦合電容放置在結構(a)~(f)的阻抗值，L1=5mil、 L2=50mil........................................... 50. x.
(13) 第一章. 簡介. 電路系統操作時，由電源端所看到的等效負載會隨著時間而改 變，使其輸出電流值產生變化，造成暫態電流，藉由 power delivery network 傳出造成 Power∕Ground Plane 的 DC 電壓準位浮動，此現 象稱之為地彈雜訊（Ground Bounce） 。當操作在低頻時，電源迴路可 視為一等效電感 L ，當暫態電流 di (t ) 流經電源迴路的電感時，電源∕ 接地層間的電壓變化 V (t ) 為. V(t) = L. di(t) dt. (1.1). 又稱為Δ-I 雜訊（Delta-I Noise） 。在數位系統中，當並行（parallel） 的資料匯流排（data bus）進行同步切換時，其所造成的地彈雜訊又 被稱為同步切換雜訊（Simultaneous Switching Noise, SSN） 。 運算效能的提升與省電是電子技術所追求的方向。省電是利用降 低供應電壓來達成，運算效能的提升是利用操作頻率的增加。IC 的 工作電壓由以往的 5V 到 3.3V 再到 2.5V 或者更低，相對的雜訊邊限. 1.
(14) （Noise Margin）也愈來越小，因此 IC 對雜訊的耐受度要求則是越 嚴格。 IC 系統是以 Power∕Ground Plane 的 DC 準位為參考電壓，當暫 態電流隨 power delivery network 傳播時，會影響 IC 元件的穩定度， 進而降低整體系統的性能。所以電壓準位變化將會對電路運作產生影 響。主要影響包含： 1.地彈雜訊在電源網路中傳播時，會影響 IC 電源的穩定性，進而影 響其性能。 2.數位系統中，邏輯電路的信號源來自電源的電壓，當電源的電壓產 生浮動時，將導致邏輯準位的浮動，進而降低其雜訊邊限，嚴重時 可造成電路的錯誤切換（False Switching） ，甚至於元件損壞。 3.對於壓控震盪器（Voltage Controlled Oscillator, VCO）而言， 電源準位的浮動，會影響 VCO 的參考電壓漂動，影響其輸出頻率， 增加 VCO 的相位雜訊（Phase Noise） 。 4.對於放大器而言，電源準位的浮動，會影響電晶體的偏壓，使電晶 體的工作點漂動而影響放大器的輸出。 5.在多層電路板中，電源層和接地層構成平行板的共振腔結構，所以 暫態電流的某些高頻成分可能會激發 Q 值很高的共振模態。並造成 跨越整個板面的串音（XTalk）干擾。. 2.
(15) 6.電源∕接地層和 Patch Antenna 的結構類似，所以內部的電磁波可 能會藉由 Patch Antenna 的作用由板子邊緣輻射出去，形成輻射性 干擾問題。 隨著工作頻率的不斷提升，地彈雜訊對於電子產品的影響也就日益嚴 重。因此，如何去除電源雜訊，成為很重要的問題。在眾多去除電源 雜訊的方法中，安置去耦合電容是最普遍，且最常用的方法。 但去耦合電容有非理想的特性，使得去耦合電容在高頻時呈現電 感性而無法使用，其電感來至於去耦合電容的等效串聯電感(ESL)及 貫孔結構的等效電感，本篇主要為探討降低貫孔結構的等效電感。 本論文除了本章外主要分成三個部分：第二章闡述分析的方法； 第三章分析模擬數據的結果；第四章為結論與建議。. 3.
(16) 第二章. 研究方法. 當Power∕Ground Plane的直流(DC)電源準位浮動時，會影響IC 元件的穩定度，進而降低整體系統的性能。在眾多去除電源雜訊的方 法中，安置去耦合電容是最普遍，且最常用的方法。本章將討論去耦 合電容的非理想特性及其所造成的影響。最後討論如何萃取放置去耦 合電容的貫孔結構的等效電感值。. 2-1 Ground Bounce 的產生機制和影響. IC 或數位邏輯電路在邏輯準位切換時，因為 IC 內部電路動作而 產生瞬間暫態電流。在多層印刷電路板中，暫態電流會經由 IC 的接 腳在 Power∕Ground Plane 中形成電磁波輻射，使其他 IC 接腳產生 感應電壓，而干擾其他接腳的電壓準位，稱為 Ground Bounce（或 Simultaneous Switching Noise） 。 如圖 2.1 所示，假設切換電源的 接腳分別為 ports i 及 j，我們可定義 self-impedance Z ii (ω ) = 及 trans-impedance Z ij (ω ) =. V j (ω ) I i (ω ). Vi (ω ) I i (ω ). 來描述暫態電流源對自己及對其他. 4.
(17) 接腳電壓準位的影響程度。基本上，阻抗值越低，IC 準位轉換造成 的電壓變動就越小。. 2-2 雜訊電壓 2-2-1 雜訊電壓的計算. 如圖 2.2 所示，當邏輯準位切換時，電晶體對等效電容充放電， 此時會產生暫態電流 I ( f ) ，形成的感應電壓 V ( f ) 可表示成. V ( f ) = I ( f )× Z ( f ). (2.1). 上升時間( t r )越短，所佔的頻寬越寬，而 EMI 或 Signal integrity 的問題也會越往高頻延伸。頻寬 BW 的估算方式可表示為. BW =. 0.35 tr. (2.2). 例如，PC-266 其時脈為 266MHz，clock 週期為 3.76ns，若設上升時 間( t r )為 clock 週期的十分之一即 0.376ns，則 BW 為 930.85MHz。. 5.
(18) 2-2-2 Target impedance. 假設電路只可允許少量的 Power supply 電壓的變化(大約 5%)則 Target impedance( Z t arg et )可表示如下. Z t arg et =. ∆V Vdd × 5% = ∆I ∆I. (2.3). 其中 Vdd 為 Power supply 的電壓， ∆I 為電路的電流。 為了使電源系統穩定，阻抗值必須要低於Target impedance，而 且不只是DC時要達到，因暫態電流而產生的所有頻率也要低於Target impedance。當電流增加及電壓降低，為了要穩定DC電源，即減少 Vdd 的變化，Target impedance 要隨著降低。例如，Vdd 為3.3V，電流為 1安培，則Target impedance為 Z t arg et =. 3 .3 × 5 % = 165mΩ ，當電流增加為 1. 10安培時，則Target impedance減少為 16.5mΩ [1]。. 2-3 去耦合電容的問題 2-3-1 去耦合電容的功用. 為了抑制地彈雜訊的產生，通常在 Power∕Ground Plane 之間加. 6.
(19) 入去耦合電容。 從時域的觀點，去耦合電容可用來區域性提供或儲藏電荷。IC 邏輯準位切換時所需的電流，除了轉換瞬間的初期由 Power∕Ground Plane 間的電容提供電荷外，其他時間大多由去耦合電容提供電荷， 以避免 IC 往 Power Plane 其他更遠處尋求電荷，進而在 Power Plane 上造成過高的壓降。 從頻域的觀點，去耦合電容提供了一個低阻抗路徑使暫態切換電 流經由去耦合電容直接流到接地層。理想情況下，當電容值夠大或操 作頻率夠高時，可將去耦合電容視為短路( Z c =. 1 ≈ 0 )，亦即暫態 jωC. 切換電流完全經由去耦合電容回流到接地層而無法影響到遠端的接 腳。. 2-3-2 去耦合電容的非理想特性. 實際上的去耦合電容模型由RLC串聯電路所構成，如圖 2.3 所 ，L為等效電感，C為電容。 示，其中Rs為電容的等效串聯電阻（ESR） 而等效電感的計算為. Ltotal = LESL + LTrace + LVia. (2.4). 7.
(20) 其中 LESL 為去耦合電容的等效串聯電感， LTrace 為元件與貫孔焊盤 (solder pads)之間走線(Trace)的電感， LVia 為貫孔(Via)的電感。當 考慮去耦合電容的非理想特性時，必須將理想電容的等效阻抗改寫為 Z C (ω ) = RS + jωL +. Z C = RS. f0 =. 2. 1 。所以，去耦合電容的阻抗值 Z C 及振盪頻率 f 0 為 jω C. ⎡ 1 ⎤ + ⎢2πfLtotal − 2πfC ⎥⎦ ⎣. 1 2π Ltotal C. 2. (2.5). (2.6). 當操作頻率等於串聯共振頻率時， Z C (ω ) 會有最小值。當操作頻 率小於串聯共振頻率時， Z C (ω ) 由電容 C 所主宰，呈現電容性。反之 當操作頻率大於串聯共振頻率時， Z C (ω ) 則呈現電感性，如圖 2.4 所 示，此時去耦合的功能就大幅降低。 整體而言，去耦合電容最好具有極大的電容值，小的等效電感 L， 以及適當的等效串聯電阻 R。如圖 2.5 所示，當等效電感 L 下降時， 共振頻率上升，去耦合電容能使用的頻率提高。如圖 2.6 所示，當電 容 C 增加時，共振頻率雖然下降，但在共振頻率後的等效阻抗 Z C (ω ) 仍 然受限於電感。 8.
(21) 2-3-3 並聯非理想的去耦合電容. 由於去耦合電容有非理想的特性，一顆去耦合電容無法使用在所 有的頻率，因此，需要使用不同容值的電容來涵蓋所要去耦合的頻率 範圍。如圖2.7所示，兩個不同大小的電容 C1 與 C2 並聯，除了有個別 的共振頻率 f S1 與 f S 2 外，還會產生並聯諧振 f P 使阻抗值變大[2]，假 設 L1 = L2 = L ， C1 >> C 2 ，則振盪頻率為. f S1 =. fS2 =. fP =. 1. (2.7). 2π LC1. 1. (2.8). 2π LC 2. 1 2π 2 LC 2. =. fS2 2. (2.9). 如圖2.8所示，其中 C1 = 20nF 、 C 2 = 0.2nF 、 L = 2nH ，由(2.8)求 得 f S1 = 25.2 MHz 、 f S 2 = 252MHz ，再由(2.9)得 f P = 178MHz 。 假設Target impedance為 2Ω ，頻帶為 20MHz ~ 300MHz ，使用 9.
(22) C1 = 0.5nF 、 C 2 = 4nF 的去耦合電容且寄生電感 L = 2nH ，阻抗如圖2.9. 所示，並聯共振產生時，阻抗值超過Target impedance。如果寄生電 感減少為 L = 1nH ，阻抗如圖2.10所示，並聯共振時的阻抗值雖然還是 超過Target impedance，但比起寄生電感 L = 2nH 時減少了一半。 由於必須要整個頻帶都滿足Target impedance，因此再加入一個 去耦合電容 C3 = 1.2nF 且寄生電感 L = 2nH ，如圖2.11所示，並聯共振 的阻抗值下降了許多，不過還是超過Target impedance。最後將去耦 合電容改為 C3 = 1.8nF 、 C 4 = 0.9nF ，如圖2.12所示，整個頻帶都滿足 Target impedance。當寄生電感為 L = 1nH 時，去耦合電容只需三個即 滿足Target impedance，如圖2.13所示，其中 C3 = 1.2nF 。由上述的例 子中可看出，寄生電感 L 變小可增加去耦合電容的使用頻寬，也因此 可減少去耦合電容的數量。. 2-3-4 去耦合電容的選定方法及步驟. 假設Target impedance為 2Ω ，頻帶為 20MHz ~ 800MHz ，首先由 20MHz 要低於 2Ω 可得. 1 < 2Ω ，即 C1 > 3.98nF ，接著從現 2π × 20 × 10 6 × C1. 有的去耦合電容產品中尋找符合條件的，從Murata公司的產品中選擇 了編號為GRM188R71H472KA01的去耦合電容，其電容值為 4.7nF 、大小. 10.
(23) 為0603、ESL為 0.61nH 、ESR為 0.02Ω 。若先忽略 Ltrace 和 Lvia 的影響，由 ESL可得 2π × f × 0.61 × 10 −9 < 2Ω ，即 f < 521.82 MHz ，因此 C1 只能涵蓋 20MHz ~ 521.82MHz 的頻率範圍，必須加入第二顆電容，由阻抗於 521.82MHz 要低於 2Ω 可得 C 2 > 152.5 pF ，選擇了編號為. GRM188R71H221KA01的產品，其電容值為 220 pF 、大小為0603、ESL為 0.6nH 、ESR為 1Ω，圖2.14為模擬 C1 // C 2 的阻抗值，由模擬的結果可知， C2 的有效頻寬超過 800MHz ，並檢查在頻率為 f P 附近是否符合Target. impedance，若超過則需再加入一小電容。. 2-4 萃取貫孔結構的等效電感值 2-4-1 萃取的目的. 去耦合電容的有效頻寬除了與去耦合電容本身的 ESL 有關外，與 電路板上的貫孔結構也有關。因此，要估計去耦合電容的有效頻寬， 對於找出電路板上貫孔結構的等效電感值也是必須的。在[3]中介紹 了兩種實驗方法來萃取貫孔結構的等效電感值，以下即介紹此兩種方 法。. 2-4-2 利用網路分析儀萃取貫孔結構的等效電感. 11.
(24) 圖2.15為2-port網路量測的剖面圖，當拿掉SMT元件使貫孔結構 為開路時，等效電路如圖2.16所示，其中 Z 1 為Port1的等效電阻及電 感， Z 2 為Port2的等效電阻及電感， Z 3 為電路板的等效電容，等效 電路在低頻時適用(電路板要小於十分之一波長)， Z 3 = Z 21 =. 1 ， jωC 0. 於是可求得 C0 。 當將貫孔結構短路時，等效電路如圖2.17所示，其中 Z 3 中的電感 與電阻值為貫孔結構的等效電感與電阻值，輸入阻抗 Z in 為. Z in (s ) = R1 + sL1 +. ≈ R1 + sL1 +. 1 1 1 + sC 0 + R + sL Z 0 + R2 + sL2. R + sL 1 + sC 0 ( R + sL). (2.10). (2.11). 其中由於 R1 ≈ R2 ， sL2 = ωL2 ≈ ωL1 ⟨⟨ Z 0 ，因此由(2.10)近似為 (2.11)。由(2.11)得輸入阻抗 Z in 的極點為. (. 1 − 1 4Q 2 R s0 = − ± j 2L C0 L. 其中 Q ≡. L C0 R. ). (2.12). ，對於典型的PCB板而言， Q ≥ 10 ，因此 s0 近似為. 12.
(25) s0 ≈ −. R 1 ± j 2L C0 L. (2.13). 由(2.13)得振盪頻率為. ω0 =. f0 =. 1. (2.14). C0 L. 1 2π LC 0. (2.15). 由(2.15)可得. L=. 1. (2.16). (2πf 0 )2 C 0. 其中 C0 已求得，因此只要找出 f 0 即可求出電感值。圖2.17的 transfer impedance( Z 21 )為. Z 21 = Z 3 =. 1. (2.17). jω C 0 + 1 ( R + jω L ). 其極點與輸入阻抗 Z in 的極點相同，而 Z 21 的極點與 S 21 的極點相 同，因此只要量測 S 21 即可找出 f 0 ，如圖2.18所示[3]。. 13.
(26) 2-4-3 利用阻抗分析儀萃取貫孔結構的等效電感. 圖2.19為利用阻抗分析儀量測的剖面圖，當貫孔結構為開路時， 等效電路如圖2.20，其輸入阻抗為. Z in = R P + jωLP +. 1 jω C 0. (2.18). 其中 RP 及 LP 為probe的等效電感與電阻值，圖2.21為一使用阻抗 分析儀量測方法的上視圖，對此結構使用HFSS所模擬出的輸入阻抗如 圖2.22所示。由低頻時的阻抗值可求得電容值 C0 。 當貫孔結構為短路時，等效電路如圖2.23，其輸入阻抗為. Z in = R P + jωL P +. [(L =. jωC 0. // (R + jωL ). LC 0 )( jω ) + (LR P C 0 + L P RC 0 3. P. 1. )( jω ) 2 + (L P + L + R P RC 0 )( jω ) + (R P 2 1 + ( jω )RC 0 + ( jω ) C 0 L (2.19). 圖2.24為使用HFSS所模擬出的輸入阻抗，其自然振盪頻率. 14. ]. + R).
(27) (natural resonance frequency)及Q值為 fn =. Q=. 1. (2.20). 2π C 0 L. L C0. (2.21). R. 當 Q ≥ 10 時，輸入阻抗 Z in 的頻率響應的峰值 f peak 會近似於 f n ，因 此貫孔結構的等效電感值為[3]. L=. 1. (2πf ) C. (2.22). 2. peak. 0. 此時的輸入阻抗 Z in 為. Z in. max. 2 ⎛ L ⎞ ⎛⎜ LP L ⎞⎟ ⎟⎟ + = ⎜⎜ RP + − RC 0 ⎠ ⎜⎝ LC 0 C 0 ⎟⎠ ⎝. 2. (2.23). 貫孔結構的等效電阻值為. R=. ⎡ C 0 ⎢ Z in ⎣. 2 max. (. − LP. L LC 0 − L C 0. 15. ). 2. ⎤ − RP ⎥ ⎦. (2.24).
(28) 圖 2.1 Power∕Ground Plane 中，暫態電流源 I 及感應電壓 V 的示意 圖。. 圖 2.2. 電晶體暫態電流對等效電容充放電模型。. 16.
(29) 圖 2.3 非理想的去耦合電容等效模型。. 圖 2.4 非理想的去耦合電容等效阻抗，其中 R=0.05Ω、C=2nF、 L=2.5nH。. 17.
(30) 圖2.5. 圖2.6. 電感值減少時阻抗的變化，其中R=0.05Ω、C=2nF。. 電容值增加時阻抗的變化，其中R=0.05Ω、L=2.5nH。. 18.
(31) 圖2.7 並聯非理想去耦合電容的等效電路。. 圖2.8 並聯兩個容值差距很大的非理想去耦合電容的等效阻抗，其中 L=2nH、R=0.05Ω、C1=20nF、C2=0.2nF。. 19.
(32) 圖2.9 並聯兩個非理想去耦合電容的等效阻抗，其中L=2nH、 R=0.05Ω、C1=0.5nF、C2=4nF。. 圖2.10 並聯兩個非理想去耦合電容的等效阻抗，其中L=1nH、 R=0.05Ω、C1=0.5nF、C2=4nF。. 20.
(33) 圖2.11 並聯三個非理想去耦合電容的等效阻抗，其中L=2nH、 R=0.05Ω、C1=0.5nF、C2=4nF、C3=1.2nF。. 圖2.12 並聯四個非理想去耦合電容的等效阻抗，其中L=2nH、 R=0.05Ω、C1=0.5nF、C2=4nF、C3=1.8nF、C4=0.9nF。. 21.
(34) 圖2.13 並聯三個非理想去耦合電容的等效阻抗，其中L=1nH、 R=0.05Ω、C1=0.5nF、C2=4nF、C3=1.2nF。. 圖2.14 並聯兩個非理想去耦合電容的等效阻抗，其中L1=0.61nH、. 22.
(35) R1=0.02Ω、C1=4.7nF、L2=0.6nH、R2=1Ω、C2=220pF。. 圖2.15 2-port網路量測的剖面圖。. 圖2.16 使用網路分析儀貫孔結構為開路時的等效電路。. 23.
(36) 圖2.17 使用網路分析儀貫孔結構為短路時的等效電路。. 圖2.18. 使用網路分析儀得到的|S21|。. 24.
(37) 圖2.19 阻抗分析儀量測的剖面圖。. 圖2.20 使用阻抗分析儀貫孔結構為開路時的等效電路。. 25.
(38) 圖2.21 使用阻抗分析儀貫孔結構為開路時的layout圖。. 圖2.22 用阻抗分析儀法在HFSS模擬得到貫孔結構為開路時的 Z in 。 26.
(39) 圖2.23 使用阻抗分析儀貫孔結構為短路時的等效電路。. 圖2.24 用阻抗分析儀法在HFSS模擬得到貫孔結構為短路時的 Z in 。. 27.
(40) 第三章. 數值結果與討論. 在第二章裡，我們詳細地敘述了如何萃取貫孔結構的等效電感 值，本章使用 HFSS 軟體，來萃取貫孔結構的等效電感值。去耦合電 容的放置如圖 3.1 所示，一端接到 Power 一端接到 Ground ，因此會 有成對的貫孔，所以本章第一部份首先分析一對貫孔的電感值。第二 部份將分析不同的貫孔長度與貫孔間的間距對於電感值的影響。. 3-1 平行導線的電感分析. 如圖 3.2 所示，貫孔的長度為 h 、半徑為 r 、兩貫孔相距 s ，其電 感值可分為自感 L11 、 L22 與互感 L12 、 L21 ，在均勻表面電流分佈的假設 下，其計算公式如下[4]：. µ Lii = 0 2π. 2 2 ⎫ ⎧ ⎡ ⎤ r r⎞ ⎪ ⎪ ⎢h ⎛h⎞ ⎛ h ⎨ln + ⎜ ⎟ + 1⎥ + − ⎜ ⎟ + 1⎬ ⎥ h ⎝r⎠ ⎝h⎠ ⎪⎭ ⎪⎩ ⎢⎣ r ⎦. 28. (3.1).
(41) µ Lij = 0 2π. 2 2 ⎫ ⎧ ⎡ ⎤ s s⎞ ⎪ ⎪ ⎢h ⎛h⎞ ⎛ h ⎨ln + ⎜ ⎟ + 1⎥ + − ⎜ ⎟ + 1⎬ ⎥ h ⎝s⎠ ⎝h⎠ ⎪⎭ ⎪⎩ ⎢⎣ s ⎦. (3.2). 當兩貫孔上的電流為流向相反的差模(differential mode)電流 時，所造成的電感值為 LDM ，電流為流向相同的共模(common mode) 電流時，所造成的電感值為 LCM ，計算公式如下：. LDM = 2(L11 − L12 ). (3.3). LCM = (L11 + L12 ) // (L22 + L12 ). (3.4). 圖 3.3 與圖 3.4 分別為 LDM 、 LCM 對貫孔間距 s 的作圖，其中貫孔 長度 h = 100mil 、半徑 r = 7.5mil 。由表 3.1 可看出電流流向相反時，貫 孔的距離拉遠，互感變小，總電感值就如同兩根貫孔串聯，隨著距離 的減少，互感值上升則總電感值下降。當電流流向相同時，貫孔的距 離拉遠，互感變小，總電感值就如同兩根貫孔並聯，當靠近時由於互 感變大於是總電感值增加。 當兩貫孔上的電流為差模電流時，間距 s 減少時，表面電流為不 均勻並往內側集中，在 HFSS 模擬時含有此效應，如圖 3.5 所示，圖 3.6 為間距 s 較大時的電流分布，其中圖 3.5、圖 3.6 為在兩貫孔之間 29.
(42) 對稱面放一 PEC 平面，模擬所得圖 3.2 左側貫孔表面的奇模表面電流 密度，由於(3.1)與(3.2)的公式假設電流為均勻分布，因此當間距 s 減 少時，公式與模擬值差距變大，當間距 s 漸漸增加時，公式與模擬值 越來越吻合。電流為共模電流時亦然，但電流集中於外側，如圖 3.7 所示，其中圖 3.7 為偶模分析所得左側貫孔的模擬共模電流密度分 佈。. 3-2 貫孔結構的電感分析. 圖 3.8(a)為一般常見的貫孔結構，其中 Power 與 Ground planes 的距離為 L2、pad 與 power plane 的距離為 L1。 圖 3.9 為使用阻抗分析儀模擬圖 3.8(a)結構的上視圖。首先， 模擬貫孔結構為開路，結果如圖 3.10 所示，其中 L1 為 5mil、L2 為 50mil。由圖 3.10 可得， C 0 =. 1 = 10.34 pF 。電路板的 ε r 2π × 1.54 × 10 4 × 10 6. 設為 4.4，以平行平板的公式計算 C 0 = ε 0 ε r. 750mil × 500mil = 7.42 pF 。由 50mil. 於平行平板的公式忽略 fringing effect，而 HFSS 的模擬中包含此 效應，因此模擬所得的電容值較公式計算的大。接下來將貫孔結構短 路，模擬結果如圖 3.11 所示， f peak 為 1.45GHz，由(2.22)得 L = 1.165nH 。. 30.
(43) 圖 3.12 為使用阻抗分析儀方法模擬圖 3.8(a)結構的上視圖，表 3.2 為模擬結果與比較，其中使用網路分析儀方法的電路板大小如圖 3.13 所示。表 3.2 顯示使用網路分析儀方法與阻抗分析儀方法所得 的等效電感值差異不大，但使用阻抗分析儀法可將問題空間縮小，在 模擬時間上比網路分析儀法節省許多，因此本論文使用阻抗分析儀法 來做接下來的模擬。表 3.3~表 3.8 為用阻抗分析儀方法在 HFSS 上模 擬圖 3.8(a)~(f)六種不同的貫孔結構所得的等效電感值。 由於 power 與 ground vias 的電流流向相反，而圖 3.3 顯示電流 流向相反時貫孔的距離越近，電感值越小，於是將結構改為圖 3.8(b) 應有助於降低 Lvia 。圖 3.4 顯示兩根貫孔電流流向相同時比單根貫孔 的電感值小，因此如圖 3.8(c)和(d)所示多加入幾對貫孔應有助於降 低 Lvia 。 圖 3.14、圖 3.15 比較圖 3.8(a)~(d)貫孔結構的電感值，其中圖 3.14 為固定 L1 但改變 L2 的長度，圖 3.15 則為固定 L2 但改變 L1 的 長度。由圖可看出將結構由(a)依續改變至(d)，電感值亦逐步下降。 再重新討論圖 3.8(b)，雖然將貫孔對拉近降低了電感值，但由 於將貫孔對往外拉，在 pad 上會多了些電感，於是改為圖 3.8(e)。 圖 3.8(f)為將貫孔對再靠近。由圖 3.16、圖 3.17 知，結構(b)改為 結構(e)有效的減少了電感值，若要再降低電感值則可將貫孔對再靠. 31.
(44) 近。 在貫孔結構中，可將其寄生電感大略分為兩部分，如圖 3.18 所 示，其中 L1 部分造成的可視為一個由長度為 L1 的貫孔對以及 pad 所 造成的迴路電感 Lloop 。當電流經過 ground plane 擴散開時，所伴隨 的電感稱為 spreading inductance Lspreading 。由 cavity model 來看， power/ground plane pair 所造成的電感值與電路板的大小、板間間 隔 L2 以及貫孔的位置有關，但本論文中未討論到此部分，只將電路 板的大小、間隔與貫孔的位置固定，來比較各個貫孔結構。. 3-3 貫孔結構對去耦合電容阻抗性能的影響評估. 從 Murata 公司的產品中選擇編號為 GRM188R71H472KA01 的去耦 合電容，其電容值為 4.7nF 、大小為 0603、ESL 為 0.61nH 、ESR 為 0.02Ω ， 將其放在貫孔結構(a)~(f)上。圖 3.19、圖 3.20 為比較去耦合電容 放置在圖 3.8(a)~(f)等不同貫孔結構時的阻抗值，其中圖 3.19 的 L1=27mil、L2=5mil，圖 3.20 的 L1=5mil、L2=50mil。 圖 3.19 顯示出，在 L1=27mil、L2=5mil 的長度組合中，若將 Target impedance 定為 1Ω，當貫孔結構由(a)改至(b)時，有效使用頻寬增 加了 25%，當貫孔結構由(b)改至(c)時，有效使用頻寬又增加了 22%，. 32.
(45) 而結構(c)~(f)的使用頻寬則變化不大。圖 3.20 顯示出，在 L1=5mil、 L2=50mil 的長度組合中，當貫孔結構由(b)改至(c)時，有效使用頻 寬增加了 24%，貫孔結構由(b)改至(e)時，有效使用頻寬又增加了 20%，當貫孔結構由(a)改至(b)、(c)改至(d)與(e)改至(f)時，有效 使用頻寬則變化不大。 由上述的例子可知，降低 Ltrace + Lvia 對於增加去耦合電容使用頻寬 的幫助與. ( Ltrace + Lvia ) 的大小比值有關，由結構(a)改至(f)時，Ltrace + Lvia ESL. 減少，於是 Ltotal 逐漸由去耦合電容的 ESL 所主導，因此，增加貫孔數 和/或拉近貫孔對的距離來降低 Ltrace + Lvia 所帶來的幫助不大。. 33.
(46) S(mil). 40. 60. 80. 100. 120. 140. 160. 180. 200. 自感 1.197 1.197 1.197 1.197 1.197 1.197 1.197 1.197 1.197 (nH) 互感 0.493 0.365 0.288 0.237 0.201 0.175 0.154 0.138 0.125 (nH) 表 3.1 圖 3.2 平行導線的自感與互感。. L1(mil). 5. 5. 27. L2(mil). 5. 50. 5. 網路分析儀法所得的電感值(nH). 0.527. 1.403. 1.599. 阻抗分析儀法所得的電感值(nH). 0.538. 1.337. 1.518. 表 3.2 比較網路分析儀法與阻抗分析儀法模擬圖 3.8(a)結構所得的 電感值。. 34.
(47) L1(mil). 5. 5. 5. 5. 5. 5. 5. L2(mil). 5. 10. 15. 20. 25. 30. 35. 電感值(nH) 0.613 0.674 0.748 0.828 0.89 0.954 1.01 5. 5. 5. 10. 15. 20. 25. 27. 40. 45. 50. 5. 5. 5. 5. 5. 1.026 1.119 1.165 0.945 1.154 1.428 1.613 1.787. 表 3.3 圖 3.8(a)貫孔結構的電感值。. L1(mil). 5. 5. 5. 5. 5. 5. 5. L2(mil). 5. 10. 15. 20. 25. 30. 35. 電感值(nH) 0.474 0.506 0.628 0.691 0.755 0.799 0.858 5. 5. 5. 10. 15. 20. 25. 27. 40. 45. 50. 5. 5. 5. 5. 5. 0.923 0.96 1.048 0.67 0.829 0.913 1.046 1.056. 表 3.4 圖 3.8(b)貫孔結構的電感值。 35.
(48) L1(mil). 5. 5. 5. 5. 5. 5. 5. L2(mil). 5. 10. 15. 20. 25. 30. 35. 電感值(nH) 0.295 0.344 0.384 0.419 0.451 0.481 0.511 5. 5. 5. 10. 15. 20. 25. 27. 40. 45. 50. 5. 5. 5. 5. 5. 0.534 0.56 0.582 0.412 0.498 0.555 0.608 0.639. 表 3.5 圖 3.8(c)貫孔結構的電感值。. L1(mil). 5. 5. 5. 5. 5. 5. 5. L2(mil). 5. 10. 15. 20. 25. 30. 35. 電感值(nH) 0.251 0.293 0.325 0.359 0.391 0.415 0.446 5. 5. 5. 10. 15. 20. 25. 27. 40. 45. 50. 5. 5. 5. 5. 5. 0.471 0.493 0.515 0.353 0.385 0.472 0.527 0.556. 表 3.6 圖 3.8(d)貫孔結構的電感值。 36.
(49) L1(mil). 5. 5. 5. 5. 5. 5. 5. L2(mil). 5. 10. 15. 20. 25. 30. 35. 電感值(nH) 0.232 0.31 0.383 0.453 0.526 0.596 0.663 5. 5. 5. 10. 15. 20. 25. 27. 40. 45. 50. 5. 5. 5. 5. 5. 0.734 0.8 0.863 0.332 0.426 0.515 0.608 0.642. 表 3.7 圖 3.8(e)貫孔結構的電感值。. L1(mil). 5. 5. 5. 5. 5. 5. 5. L2(mil). 5. 10. 15. 20. 25. 30. 35. 電感值(nH) 0.201 0.277 0.347 0.422 0.493 0.562 0.631 5. 5. 5. 10. 15. 20. 25. 27. 40. 45. 50. 5. 5. 5. 5. 5. 0.699 0.766 0.829 0.277 0.349 0.416 0.485 0.516. 表 3.8 圖 3.8(f)貫孔結構的電感值。 37.
(50) 圖 3.1 去耦合電容的放置。. 圖 3.2 兩根平行導線。. 38.
(51) 圖 3.3 LDM 對間距 s 的作圖。. 圖 3.4 LCM 對間距 s 的作圖。 39.
(52) 圖 3.5 兩貫孔上的電流差模電流，間距 s = 40mil 。. 圖 3.6 兩貫孔上的電流差模電流，間距 s = 200mil 。. 40.
(53) 圖 3.7 兩貫孔上的電流共模電流，間距 s = 40mil 。. (a). 41.
(54) (b). (c). 42.
(55) (d). (e). 43.
(56) (f) 圖 3.8 (a)~(f) 六種不同的貫孔結構。. 圖 3.9 使用阻抗分析儀法模擬圖 3.8(a)結構的上視圖，電路板 大小為 750mil×500mil。 44.
(57) 圖 3.10 用 HFSS 模擬得到貫孔結構為開路時的 Z in 。. 圖 3.11 用 HFSS 模擬得到貫孔結構為短路時的 Z in 。 45.
(58) 圖 3.12 使用阻抗分析儀法模擬圖 3.8(a)結構的上視圖，電路板 大小為 1200mil×500mil。. 圖 3.13 使用網路分析儀法模擬圖 3.8(a)結構的上視圖，電路板 大小為 1200mil×500mil。. 46.
(59) 圖 3.14 比較結構(a)~(d)的電感值，L1=5mil。. 圖 3.15 比較結構(a)~(d)的電感值，L2=5mil。 47.
(60) 圖 3.16 比較結構(b)(e)(f)的電感值，L1=5mil。. 圖 3.17 比較結構(b)(e)(f)的電感值，L2=5mil。. 48.
(61) 圖 3.18 貫孔結構的剖面圖。. 圖 3.19 比較去耦合電容放置在結構(a)~(f)的阻抗值，其中 L1=27mil、L2=5mil。. 49.
(62) 圖 3.20 比較去耦合電容放置在結構(a)~(f)的阻抗值，其中 L1=5mil、L2=50mil。. 50.
(63) 第四章. 結論. 隨著電子技術的日益進步，電子產品朝向高速化與輕、薄、短、 小發展，IC 製程技術不斷提升，處理速度也愈來愈快，卻也衍生出 電磁干擾日益嚴重的問題。因此，如何去除電源雜訊，成為很重要的 問題。在眾多去除電源雜訊的方法中，安置去耦合電容是最普遍，且 最常用的方法。在本論文中，我們討論了去耦合電容的非理想特性， 得知降低去耦合電容的電感值可增加去耦合電容的有效頻寬並減少 去耦合電容的使用個數。本文中，我們分析了幾種不同的貫孔結構來 降低寄生電感值。 在本文的分析中，我們可以歸納出幾項結果： （1）將貫孔對盡量的靠近以降低寄生電感值。 （2）在一個貫孔結構中使用多對的貫孔對可以降低寄生電感值，尤 其是當電容的 ESL 很小時。 （3）在製程允許的範圍，使用愈薄的基板可以降低寄生電感值。. 51.
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