行政院國家科學委員會專題研究計畫成果報告
總計畫：頻率合成器及傳感介面電路
計畫編號：NSC 93-2215-E-002-031-
執行期限：93 年8 月1 日至94 年7 月31 日
主持人 ：林宗賢助理教授 台灣大學電子工程研究所
計畫參與人員： 台灣大學電子工程研究所吳俊寬、賴宥任
I. 中文摘要
本計畫是針對用於 OFDM 傳收機中之高效能 CMOS 頻率合成器及感測器介面電路進行研究，而 這個介面電路裡主要包含兩部分，其一為低電壓及 低功率的三角積分類比數位轉換器，因為感測器系 統可能是使用電池做為電源，所以需要低電壓及低 功率以盡量減少功率消耗。為了要無線通訊傳輸， 需要一個頻率合成器，本計劃中提出一10GHz 具有 快速選頻之頻率合成器。 關鍵詞：三角積分類比數位轉換器、資料轉換器、 頻率合成器、選頻、鎖相迴路、相位雜訊Abstract
Initially, this project was proposed as a sub-project of a 3-year NSC integrated project which aimed to develop a high-performance OFDM transmitter system for medical instrumentation systems. This project is responsible for designing a high-performance frequency synthesizer and key building blocks for the transducer interface module (for ultrasound applications). The integrated project was not recommended by the NSC, and the project became a one-year project. Therefore, we have focused our development effort in two key areas: an agile VCO frequency calibration for a 10-GHz PLL, and a low-power continuous-time dual-mode delta-sigma
ADC.
In the VCO calibration part, we have proposed a novel technique that can achieve agile frequency calibration. This enables a fast PLL frequency switching, which is important in many wireless communication applications (e.g. frequency hopping systems). This proposed technique is realized in TSMC 0.18um CMOS process and the chip is fully functional.
On the second part, we have developed a very low-power low-voltage continuous-time dual-mode delta-sigma ADC. Here, we have proposed an opamp circuit that is suitable for low-power low-voltage applications. We also proposed a sliding quantizer technique which can reduce the number of comparators, and therefore can reduce the power consumption. The whole ADC is also implemented in TSMC 0.18um CMOS process. At the time of writing this report, the chip is under measurement, and initial results suggest functional work. Detail characterization is still underway, and more measurement data will be available later.
Our research work has at least generated at least an IEE Electronic Letter paper, a domestic journal paper, and an IEEE international conference paper (A-SSCC).
Keywords: delta-sigma ADC、data converter、
frequency synthesizer、 frequency calibration、PLL、 phase noise
II. 緣由與目的
目前至今，大部份的無線通訊系統都是應用於行動 通訊或是與個人電腦相關的領域之上。但除此之外 無線通訊仍可有其它重要的用途，例如在人體的生 理監測上，我們可將感測器的訊號經由感測介面電 路讀出後，再利用無線通訊傳出，如此可以對人體 健康狀況做即時的監控。在非侵入式的生醫檢測用 途方面，例如超音波成像，也可以用無線通訊取代 纜線作為讀取頭與機器的連結媒介，這樣將可以增 加超音波成像系統的便利性。由於預期超音波成像 的 資 料 傳 輸 量 很 大 ， 因 此 採 用 orthogonal frequency-division multiplexing (OFDM) 技術加 上高階的調變(如 64-QAM)方式將是一個較為可行的 方式。 本計劃原為一國科會整合型計劃之一子計劃，總計 劃原先目標即為發展前述之應用於非侵入式的生醫 檢測的 OFDM 無線發射器。總計劃因故未受推薦，所 以本子計劃所規劃的三年研發內容必須擇要執行， 因 此 我 們 決 定 將 研 究 重 點 放 在 Frequency Synthesizer 及 Continuous-time Delta-Sigma ADC 上。在頻率合成器部份，我們提出一個快速選頻的 架構，可以使 PLL 大幅降低 VCO 跳頻所須時間，這 在 很 多 無 線 通 訊 系 統 上 ( 如 Frequency Hopping Systems)相當重要。在 Delta-Sigma ADC 部份，我 們著重於低電壓及低功率的電路設計，計劃中提出了一個Operation Amplifier 的改良架構，並發展了一
個滑動量化器的電路以減少比較器的數目。這兩大 目標均已完成晶片設計及量測，並已獲得實際研究 成果。
Publications related to this project
(already accepted or published):International Journal
Tsung-Hsien Lin and Yu-Jen Lai, “A Time-based Frequency Band Selection Method for Phase-Locked Loops,” accepted to the IEE Electronics Letters.
International Conferece
Yu-Jen lai and Tsung-Hsien Lin, “A 10-GHz CMOS
PLL with an Agile VCO Calibration,” accepted to the
IEEE Asian Solid-State Circuits Conference (A-SSCC), Nov. 2005.
Domestic Journal
Tsung-Hsien Lin, Yu-Jen Lai, and Ruei-Lin Syu “Fast VCO Frequency Calibration Techniques for PLL Applications,” Bulletin of the college of Engineering,
NTU, no. 93, pp. 31-38. Feb. 2005.
在本計劃之結案報告撰寫時，尚有其他論文正在撰 寫及規劃中。
F re que nc y Vtuning 000 001 010 011 100 101 110 111 Vtuning
large KVCO small KVCO
fH fL desired range F re que nc y Vtuning 000 001 010 011 100 101 110 111 Vtuning
large KVCO small KVCO
fH fL desired range
III.
研究報告應含的內容
本計畫之實作晶片包含三角積分類比數位轉換 器及頻率合成器，皆利用台積電0.18um CMOS 製程 實現。 1.具快速選頻之頻率合成器 這計畫中所設計的 10 GHz 頻率合成器，有兩 個創新的地方：高速選擇 VCO 頻帶的機制 (VCOCalibration、Band Selection) 以及降低 VCO 相位雜 訊 (Phase Noise) 的電流偏壓架構。
鎖 相 迴 路 雜 訊 分 佈 源 由 如 圖(一 )所 示，其
雜 訊 源 由 Charge Pump、 Loop Filter 和 VCO
所 產 生 ， 分 別 之 閉 迴 路 轉 移 函 數 特 性 為 低 通 、 帶 通 和 高 通 之 特 性 函 數 。 將 雜訊密度頻譜 (Noise Power Spectral Density) 乘上雜訊功率及轉移
函數，即可得輸出jitter。由 Charge Pump、Loop Filter
和 VCO 所得之輸出相位雜訊分別為方程式(1)、方 程式(2)及方程式(3)。 (1) (2) (3) 圖(一) 小信號分析圖 為了降低頻 率 合 成 器 電 路 之 輸 出 相 位 雜 訊 ， 可 增 加 ωn (Loop Bandwidth) 及 kd (PFD
and Charge Pump Gain) 來 降 低 輸 出 相 位 雜
訊 。 但 為 了 保 持 PLL 之 線 性 模 型 ， ωn 必 須
比 輸 入 頻 率 ωr e f小 十 倍 以 上。而 加 大 kd 卻 有
可 能 間 接 的 使 VD D 不 穩 定，因 此 可 以 降 低 kO
(VCO Gain) 來 降 低 VCO 對 於 VCO 輸 入 控 制
電 壓 (VC O N T R O L) 之 敏 感 度 。 因 此 利 用 此 概 念 為 了 降 低 kO 並 且 能 夠 相 同 的 涵 蓋 原 有 所 需 的 頻 帶 ， 因 此 利 用 Switched Capacitors 來 完 成 離 散 調 頻 之 動 作。其 概 念 如 圖(二 )所 示 。 圖(二) VCO 對輸入電壓敏感度比較圖 本研究之電路架構如圖(三)所示，由基本的鎖相 迴 路 外 加 ㄧ 組 自 動 快 速 選 頻 電 路 (Calibration Circuit)。工作基本原理在跳頻電路被開啟後整個鎖 相迴路於 VCO 輸入端 (VCONTROL) 設定於一固定電 壓值，使鎖相迴路整個迴路被打開而做開迴路跳頻 動作。並在選頻電路選定完頻率範圍後即交還給鎖 相迴路做閉迴路 (Close Loop) 鎖定之動作。本研究 經由鎖相迴路開迴路 (Open Loop) 做跳頻之動作， 比閉迴路來做跳頻動作快。 圖(三) 自動跳頻鎖相迴路架構圖 傳統開迴路選頻系統如圖(四)所示。此系統利用
ㄧ高頻clock 信號來對 FREF及FVCO/N 之週期做計數
動作。此電路之缺點需要高速的計數clock 或者降低 FREF及FVCO/N 頻率來增加比較週期之鑑別度。而高 頻 clock 需 要 更 高 的 功 率 消 耗 ， 降 低 比 較 頻 率 (FREF、FVCO/N) 會使選頻速度變慢。 圖(四) 傳統開迴路選頻系統 本計畫所提出之方法能增加比較速度及降低功 率消耗，其選頻系統概念如圖(五)所示。基本原理如 圖(六)所示。為了得到 50% Duty Cycle 之週期信號， 因此將 FREF及 FVCO/N 個別經過除二電路，所得之
Pulse 寬度即 FREF、FVCO/N 之信號週期。在此，先 假定 FVCO/2N 之相位比 FREF/2 的相位領先ㄧ定相位 差 。 當 開 始 比 較 兩 信 號 週期 時 ， 比 較 FREF/2 及 FVCO/2N 之正緣並對 V1 進行放電之動作，而在負緣 並V1 進行充電之動作。若 FREF/2 及 FVCO/2N 週期相 同時，V1 電壓會與 Vref 相同，藉由此基本原理可做 快速選頻之動作。在此，仍假定 FVCO/2N 之相位比 FREF/2 的相位領先ㄧ定相位差。 圖(五) 選頻系統概念 (a) (b) 圖(六) 選頻電路基本原理 (2)
若FREF/2 比 FVCO/2N 週期長時，如圖(六) (a)所
示，由於充電週期較長，得 V1 比 Vref 電位高。反 之，FREF/2 比 FVCO/2N 週期短時，如圖(六) (b)所示 可得 Vref 電位比 V1 高。因此可以利用此法得到兩 信號之週期差。前述所要求的條件是假定 FVCO/2N 之相位比 FREF/2 的相位領先ㄧ定相位差，此假定是 為了使 FREF/2 及 FVCO/2N 做週期比較時能有更好的 精確度。為了達成此條件，提出相位選擇器 (Phase Selector) 電路架構。其基本原理如圖(七)所示，FREF 經 由 除 二 電 路 後 ， 可 得 四 個 相 位 相 差 90 °
Phase1~Phase4 (FREF為Duty Cycle)。將此四個相位
差做邏輯運算後，可得在單位時間內只有某個信號
為高電位 (信號 abcd)。若 FVCO/2N 正緣訊號觸發到
信號a，即可於 Selector Output 取 Phase2 訊號得與
VD最近之相位。此及確保我們電路設計FVCO/2N 之
正緣訊號落在FREF/2 正緣訊號前面之要求。
圖(八)所示為選頻 (Calibration Circuit) 電路架
構圖。為了得到較高的準確度，因此將 FREF經由除
八電路後並得八個相位差之訊號。將VCO 經由除頻
後訊號經由相位選擇器 (Phase Selector) 之 Phase Mark Circuits 與所得之八個相位做邏輯運算，經過 Trigger Circuits 得所需要的相位，並利用 Phase Mark
Circuits 得與 FVCO/2N 訊號最近之相位。由於 Charge
Pump 電路 PMOS、NMOS 特性不同與溫度製程變異 而 使 所 產 生 之 充 電 與 放 電 電 流 不 同 ， 因 此 加 上 Charge Pump2 做固定的充電與放電，可得一個定量
的參考電位。利用此電位與Charge Pump1 做比較並
將此訊號送至Counter 做計數動作。若 Counter 溢位
(Overflow)會將信號送給 Control Logic 作結束選頻
之動作。為了避免Charge Pump 產生 Dead Zone，因
此在相位選擇器 (Phase Selector) 設定相位差範圍
為45°~90°之間，使 Charge Pump 能有一定量的開啟
時間。
gmR V IR F O 9 4 4 1 γ π γ + + = V_Control V_Control Flicker Noise 圖(八) 選頻電路 (Calibration Circuit) 架構 選頻模擬結果如圖(九)所示，為了增加每一次 calibration 的精確度，每一次 calibration 都對 charge pump 充放電兩個 clock cycle。圖中可以看出一開始 VCO 是在最低的 band (111)，做完一次 calibration 之後發現此頻帶沒有涵蓋所要輸出的頻率，進而 counter 下數到 110，再做一次 calibration。圖(九)模 擬結果中顯示出一直到 VCO band 001 才涵蓋所欲 輸出頻率，之後 calibration 電路會產生一訊號將鎖 相迴路連接起來接著進行迴路Lock 的動作。圖(十) 為模擬時鎖相迴路進行鎖住之波形。 在深次微米的製程下，MOS 在低頻段閃爍雜 訊，由供應電壓控制振盪器VCO 之電流鏡電路，經 由電路之負電阻對如同一個混頻器將此雜訊升頻至 電壓控制振盪器VCO 中心震盪頻帶的兩旁，以致在 低偏移頻率之相位雜訊將會被此閃爍雜訊所主導。 其傳統電路架構如圖(十一)所示。 圖(九) 選頻模擬結果 圖(十) 迴路鎖定 由於負電阻對可當成ㄧ個混頻器(Mixer)，將電 流鏡 (Tail Current) 信號混頻至中心頻率的兩旁。
由Lesson Noise Factor 方程式所示，其中 gm 為電
流鏡 (Tail Current) 之轉導， 為了降低noise 被 gm 放大而產生過大之相位雜訊， 本計劃提出利用圖(十二)所示之 Resister Array 電路 架構來取代傳統之電流鏡(Tail current)電路，使提供 偏壓電流之電晶體操作於三極管區，有教小的gm。 圖(十三)所示，為 VCO Core 之架構圖，利用邏輯控 制來選擇我們所需要之 VCO Core 電流。並且接上 三 對 切 換 電 容 電 路 (Switch Capacitor) 藉 以 增 加 VCO 之振盪頻率範圍。由於 PMOS 在製程上有 NWELL，因此利用 PMOS 有較高的雜訊隔離能力作 為負電阻源。圖(十四)、圖(十五)、圖(十六)、圖(十 七)皆為所量測到之結果。圖(十八)為chip photo。 表(一)為效能摘要。 圖(十一) 傳統震盪器架構
VC0 VC1 VCN vcm 圖(十二) 三極管區電阻陣列 圖(十三) 本計劃震盪器架構 圖(十四) PLL Output Spectrum @ 10.00GHz 圖(十五) PLL Output Spectrum @ 19.96GHz 圖(十六) PLL Output Spectrum @ 10.04GHz
圖(十七) VCO Phase Noise
圖(十八) chip photo
2.三角積分類比數位轉換器 一般無線通訊通常為窄頻通訊，為了更減化其 架構通常希望類比到數位轉換器在頻帶內可有更高 的抗雜訊能力，另一方面也希望可以在低電壓低功 率下操作，因此三角積分類比到數位轉換器通常是 很好的選擇，而從2000 年起此類電路相關論文如雨 後春筍被發表，而一開始相關論文以離散時間三角 積分類比到數位轉換器為主，但到了2002 年之後， 連續時間三角積分類比到數位轉換器則大量的被發 表，原因為連續時間三角積分類比到數位轉換器通 常耗費功率比較低而且具有anti-alising 的性質。因 此本計畫便以完成一個適用於感測器介面的低功率 連續時間三角積分類比到數位轉換器為目標。 （1） 架構簡介： 圖一為本計畫所使用的系統架構圖，在此架構 中以 電 阻 R3 當作切換，R3 on 為 BANDPASS
MODE，R3 off 為 LOWPASS MODE 可適用於不同 通訊規格達到多種應用性。一般在設計連續時間三 角積分類比到數位轉換器時，會最先考慮三角積分
類 比 到 數 位 轉 換 器 的 階 數 ， 超 取 樣 比 率 （over
sampling ratio）,及內部 QUANTIZER 的 BIT 數，因 為這些主要參數直接決定連續時間三角積分類比到 數位轉換器的性能。此次電路為二階4 bits，超取樣 比率為24，此架構優點為利用二階可以減少使用太 多運算放大器的功率消耗，另一方面使用多位元迴 授提高解析度(SNR)，如此可以順利的獲得一低功率 且性能優異的連續時間三角積分類比到數位轉換 器，將在模擬結果中有詳細說明，接下來將討論各 個內部電路。 圖一 系統架構圖 (a) 運算放大器： 由於運算放大器是決定系統效能的一個很重要的子 電路，而又選擇低電壓操作（1.2V），因此發展出一 個新的架構如圖二，在設計時避免疊接電晶體以適 合低電壓操作，而為了低功率操作，藉由第一級的 低輸出組抗來避免使用頻率補償技術，但是由於缺 乏高的輸出組抗所以電壓增益將會有所不足，因此 一些採用電流的加成來彌補輸出組抗的不足，圖二 中的MN1 及 MN2 同時提供了一個 DC 及 AC 的電 流路徑，以DC 電流路徑而言，MN1 及 MN2 將會 從MN5 拉走一部份電流，這將可以適當的增加第二 級的輸出組抗，並且由於此差動對也提供了一AC 的電流路徑，因此也會將電壓增益在往上提升，並 且不耗費多餘的功率，而我們也用了主動電流鏡再 將電壓增益增加兩倍，藉由上述觀念可以獲得所需 的電壓增益。 圖二 低功率運算放大器 此次架構中採用了二階主動電阻電容濾波器，因 此利用此運算放大器，可以克服因為負載效應而大 幅減低第二級的輸出組抗，進一步有效的驅動電阻。 (b) 滑動式 4 位元量化器： 本 計 畫 以 可 產 生 四 位 元 之 滑 動 量 化 器(sliding quantizer)來取代原本電路，由於一般之三角積分 sliding A D C DecoderT-B T-B D e c o d e r C l o c k Input DAC1 DAC2 D F F R 3
圖三 輸入訊號與所對應狀態 調變器都具超取樣的特性，並且通常是適用特定頻 帶中，所以可以找出經調變過後訊號的規律性並估 計其轉移函數（TRANSFER FUNCTION），當然由 於量化的過程並非一個線性過程，因此其轉移函數 很難精確定義出調變過後的訊號（在進入量化器之 前的訊號）的振幅大小，即使雖不能精確定義每一 點的輸出波形，但由於量化誤差本身的數值，在適 當的設計下，應該會小於一個 LSB，因此配合上輸 入訊號的頻率及波形以及取樣的頻率，可估計出在 進入量化器之前的訊號變化的趨勢，通常進入量化 器之前的訊號，在高的取樣頻率下（通常對三角積 分調變器而言是成立的），進入量化器之前的訊號會 循序的變化，因此可根據其振幅範圍將之區分為六 個狀態如圖三，也就是說通常對多位元的三角積分 調變器而言，通常處在其中某一個狀態而並不會同 時使用到所有的比較器，亦即可嘗試的以更少的比 較器及藉由切換參考電壓來完成比較的動作，如此 一來可以在功率及線性度上，有改善的空間。所以 我們希望以較少的比較器來實現原本必須由十五個 比較器所實現的四位元三角積分調變器，在此我們 圖四 低功率的動態比較器 圖五 數位到類比轉換器 選擇五個比較器配合控制電路，並且由控制電路產 生六個狀態，來適當的選擇比較的訊號並且重建訊 號。 在此架構中採用了一個低功率的動態比較器如 圖四，此架構可以有很低的功率消耗，但其解析度 及製成偏移較為敏感，但由於三角積分類比到數位 轉換器本身有極強的抗雜訊能力，因此動態比較器 可是適用於本系統。 (c) 數位到類比轉換器： 由於在連續時間三角積分類比到數位轉換器 中，需要數位到類比轉換器以產生回授路徑，在此 選用current -steering 的數位到類比轉換器如圖五， 又為了減少控制電流的開關在切換時的雜訊，我們 選用了疊接架構，在開關下方也接了一個導通元件 更減低雜訊的影響。 （2） 設計流程： 在設計三角積分ADC 時，先從系統架構著手， 此時可以利用一些像MATLAB 等的軟體，求得一些 系統參數，當我們獲得此組參數後，接下來便可以 適合的電路來實現此系統，在實現電路的過程中， 可以先以一些理想方塊來模擬，最後再以Cadence 中的SpectreRF 來完成整個電路。 （3） 模擬結果： 就連續時間三角積分 ADC 而言最重要的性能
優劣依據是訊號與雜訊的比（signal to noise ratio），
而我們利用MATLAB 來完成如圖六，由此模擬的結
果可以證明此電路架構確實可以達到系統需求。圖
六為R3 on 時為一 bandpass ADC 適用於 Low IF
系統。
1
圖六 The SNR =68dB for Fin=2MHz with bandwidth=1MHz
圖七 The SNR =64dB for Fin=1MHz with bandwidth=2MHz
圖七為 Ｒ3 off 時為一 lowpass ADC 可應用在 direct conversion mode ADC 之 simulation result。
（4） 量測考量： 一般ADC 在測試上有兩種方法如圖八及圖九，圖八 的方法是將 ADC 輸出的訊號經由邏輯分析儀接 收，再將接收的訊號以Matlab 作 FFT 加以分析，而 圖九的方法則是將 ADC 輸出的數位訊號經由 DAC 再轉換成類比訊號，之後再以頻譜分析儀觀察，分 析ADC 的輸入類比訊號跟 DAC 的輸出類比訊號之 間是否有誤差。基本上將會採取圖八的方法做分 析，而如果時間充裕，也會使用圖九的方法加以分 析並與下圖八的方法做比較。 圖八 以邏輯分析儀接收訊號 圖九 以 DAC 轉換訊號 （5） Chip Layout： OP Amp Output buffer DAC Fin=2MHz Fin=1MHz Comparator
IV. 計畫成果自評
1.具快速選頻之頻率合成器
本計劃鎖相迴路部份中量測與模擬之結果出入 很少，因為在實際模擬時考慮很多因素。Pre-sim 以
及post-sim 皆通過每個 corner 驗證並且 layout 之後
post-sim 皆很仔細地考量到 layout RC 萃取，以及電 感的設計是經由 EM 模擬驗證，所以最高震盪頻率 只有下掉數百MHz (約~3%的頻率誤差)。另外所提 出之快速frequency calibration 架構是一混合訊號電 路，其控制時脈皆由數位電路產生訊號所控制，所 以理論上時間的掌握應該就如電路所設計一樣，在 幾個clock cycles 內便可完成。本計劃另一重點以三 極管區偏壓VCO 電流改善相位雜訊，本實驗室亦將 此偏壓架構列為之後深入研究的重點。 2.三角積分類比數位轉換器 本計畫中關於連續時間型三角積分類比到數位 轉換器的部分，目前還在進行量測中，不過就模擬 的結果而言，幾乎可以符合現今所許多的無線通訊 規格，而且以 48 MHz 的時脈操作頻率而言所需消 耗的功率又很低，所以只要量測的結果與原本設計 的相去不遠，這個 Continuous-time Delta-Sigma 類 比 數 位 轉 換 器 將 可 運 用 於 相 當 廣 泛 的 範 圍 (for
wireless communication systems and transducer applications)。
3.本計劃所產出之相關論文 (already accepted or
published):
International Journal
Tsung-Hsien Lin and Yu-Jen Lai, “A Time-based Frequency Band Selection Method for Phase-Locked Loops,” accepted to the IEE Electronics Letters.
International Conferece
Yu-Jen lai and Tsung-Hsien Lin, “A 10-GHz CMOS PLL with an Agile VCO Calibration,” accepted to the
IEEE Asian Solid-State Circuits Conference (A-SSCC), Nov. 2005.
Domestic Journal
Tsung-Hsien Lin, Yu-Jen Lai, and Ruei-Lin Syu “Fast VCO Frequency Calibration Techniques for PLL Applications,” Bulletin of the college of Engineering,
NTU, no. 93, pp. 31-38. Feb. 2005.
在本計劃之結案報告目前撰寫時，尚有其他論文正 在撰寫及規劃中。
V. 參考資料
1.具快速選頻之頻率合成器
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2.三角積分類比數位轉換器
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可供推廣之研發成果資料表
■ 可申請專利 ■ 可技術移轉 日期：94 年 10 月 31 日國科會補助計畫
計畫名稱：頻率合成器及傳感介面電路 計畫主持人：林宗賢助理教授 計畫編號：NSC 93-2215-E-002-031- 學門領域：微電子技術/創作名稱
應用於鎖相迴路中快速選擇壓控震盪器 (VCO) 頻帶之機制與電 路發明人/創作人
林宗賢、賴宥任技術說明
中文：設計較低的 KVCO值來改善鎖相迴路 (PLL) 之 phase noise 及
spur 效能是常用的方法。但為了涵蓋夠大的頻率輸出，VCO 都會 加上 Switcher-Capacitor 設計很多條相互涵蓋的頻帶。但在 PLL 跳 頻時，VCO 本身必須先跳到某一涵蓋欲輸出頻率之頻帶才可以進 行鎖定。本計劃中提出一快速選頻電路。常見之閉迴 (Closed-Loop) 選頻機制是將VCTRL與兩參考電壓做比較來進行選頻，而另一常見 開迴路 (Open-Loop) 選頻是將 VCO 經過除頻器的訊號與輸入參考 頻率訊號藉由計數器來比較頻率快慢，但此兩種方法都有選頻速度 上的限制。本計劃中技術亦為開迴路選頻，但主要概念是將 VCO 經過除頻器與輸入參考電壓兩訊號週期轉換成電壓做比較來完成 選頻。但為增加精確度，最後設計為將兩訊號相位的差異轉換成電 壓在進行比較。此選頻電路為一混合訊號電路，考慮到電路精確度 問題加入許多常用電路技巧 (e.g. Pseudo differential charge pump) 來改善非理想效應。此電路完成一次選頻動作所需時間僅需數個輸 入時脈週期，速度遠快於現有兩大種選頻機制數十倍至數百倍。 附件二
英文：
It’s a common way to design lower KVCO to improve PLL phase
noise and spurs performance. But in order to cover enough output frequency range, it’s an approach to use multiple overlapped discrete tuning curves by switched-capacitor in VCO. This requires a VCO calibration circuit to search for one band which covers wanted output frequency before PLL lock. We propose a fast calibration circuit in this project. Instead of comparing VCTRL with
two predefined threshold voltage in closed-loop calibration or counting reference and divider output signal in open-loop calibration, Our approach is to transfer the two signal (reference signal and divider output signal) period into voltage for comparing in open-loop PLL. This way improves calibration speed limit. Additionally, this approach practically compares two signal phase difference and transfers the phase error into voltage to increase accuracy. The proposed calibration architecture is a mixed-signal circuit, and it includes much circuit technique (EX. Pseudo differential charge pump) to improve circuit non-ideality. The proposed calibration can be done in only a few clock cycles, and this architecture operation is tens to hundreds times the same speed as the two existing calibration ways.
