國 立 交 通 大 學
機 械 工 程 研 究 所
碩 士 論 文
鋁基電極鈦酸鍶鋇薄膜電容研製
Fabrication and Characterization of
Ba
xSr
1-xTiO
3thin film capacitors using
aluminum-based electrodes
研究生：林偉雄
指導教授：周長彬博士
吳文發博士
中華民國九十六年六月
鋁基電極鈦酸鍶鋇薄膜電容研製
Fabrication and Characterization of BaxSr1-xTiO3 thin film
capacitors using aluminum-based electrodes
研究生：林偉雄 Student：Wei-Xiong Lin
指導教授：周長彬 博士 Advisor：Dr. Zhang-Bin Zhou 共同指導：吳文發 博士 Advisor：Dr. Wen-Fa Wu
國立交通大學
機械工程研究所
碩士論文
Submitted to Institute of Mechanical Engineering College of engineering
National Chung Tung University
in Partial Fulfillment of the Requirements for the Degree of
Master of Science In
Mechanical Engineering November 2006
Hsinchu, Taiwan, Republic of China
序言
終於完成了碩士學位，在這裡我要感謝指導教授周長彬老師與吳文發 博士兩年的辛勤指導，及交通大學焊接實驗室的仁聰、佑銘學長提供 論文撰寫的一些寶貴的諮詢建議，及同屆的同學矜良、冠庭、薆蕙、 哲偉在我實驗低潮時幫我打氣，以及實驗室的眾位學弟，兩年來要謝 的人太多就謝謝老天吧。中文摘要
鋁基電極鈦酸鍶鋇薄膜電容製作 指導教授：周長彬 博士 研究生：林偉雄 吳文發 博士 國立交通大學機械工程學系碩士班 摘要 本研究使用射頻濺鍍方法在鋁基電極上備製鈦酸鍶鋇薄膜電容，實驗結 果顯示在鋁基電極上備製鈦酸鍶鋇薄膜電容會導致很高的漏電流密 度，然而雙層(非晶與結晶)結構可有效降低漏電流密度達兩個級數以 上，達成良好的介電特性;漏電流密度在 0.44MV/cm電場以下可維持於 (10-7 A/cm2 )以下，介電常數可達(87.4)，本研究使用半導體參數分析儀 HP4156 進行漏電流密度－電場量測，以Keithley 595 進行電容值－電 壓量測，以XRD分析薄膜結晶性，以原子力顯微鏡掃描鈦酸鍶鋇薄膜表 面形貌，以歐傑電子分析儀進行各層元素之縱深分析，以掃描式電子顯 微鏡分析BST的厚度，以穿遂式電子顯微鏡進行電容橫截面結構分析。英文摘要
Fabricated of BaxSr1-xTiO3 thin film capacitors using
aluminum-based electrodes
Student：Wei-Xiong Lin Advisor：Dr.Zhang-Bin Zhou Advisor：Dr.Wen-Fa Wu
Institute of Mechanical Engineering National Chiao Tung University
Abstract
Barium Strontium titanate thin films were deposited on Al-based electrodes by rf magnetron sputtering. Experimental results indicate that the BST film deposited on Al-based electrodes has a large leakage current density. However, it is found that the leakage current density can be reduced by two orders of magnitude using Multilayer (Amorphous and Crystal) BST film. Excellent electrical characteristics, including low leakage current
density (10-7A/cm2) under 0.44M MV/cm, dielectric constant (87.4)
can be achieved. The leakage current density versus dc electrical
field was measured at 25。C using a HP4155A semiconductor parameter
analyzer. The capacitance versus dc voltage (C-V) was measured at 1 MHz using Keithley 595.The dependence of the crystallinity of the different amorphous layer thickness was traced by XRD. An atomic force microscope (AFM) was used to characterize the surface
morphology of the BST films. The depth profiles of BST and bottom electrode interface were analyzed by (AES). The BST films thickness were measured using a scanning electron microscope (SEM). The crystalline structure and the amorphous structure were
目 錄
中文摘要---Ⅰ 英文摘要---Ⅱ 目錄---Ⅳ 表目錄---Ⅶ 圖目錄---Ⅷ 第一章 序論---1 1-1 前言---1 第二章 基本理論與文獻回顧---4 2-1 鈦酸鋇系鐵電材料---4 2-1-1 鈦酸鋇基本特性---4 2-1-2 摻雜物對鈦酸鋇特性影響---5 2-1-3 鈦酸鍶鋇薄膜備製---6 2-2 介電理論---7 2-2-1 極化機制以及頻率特性---7 2-2-2 極化現象與相對介電常數---8 2-2-3 介電崩潰強度---9 2-2-4 介電損失---10 2-2-5 漏電流---11 2-3 薄膜沉積原理---13 2-3-1 沉積機制---13 2-3-2 薄膜表面及截面結構---14 2-4 射頻磁控濺鍍原理---14 2-4-1 磁控濺射---14 2-4-2 射頻濺射---15 2-6 文獻回顧---15 2-6-1 薄膜成分比的影響---16 2-6-2 基板溫度的影響---16 2-6-3 薄膜厚度的影響---16 2-6-4 後處理的影響---17 2-6-5 濺鍍氣氛的影響---18 第三章 實驗儀器與實驗步驟---29 3-1 實驗儀器---29 3-1-1 元件備製設備---293-1-1-1 電極濺鍍系統---29 3-1-1-2 底電極處理系統---30 3-1-1-3 介電層製備系統---30 3-1-1-4 介電層處理系統---31 3-1-2 量測分析設備---32 3-1-2-1 電性量測系統---32 3-1-2-2 物性分析系統---33 3-2 實驗步驟---35 3-2-1 基材之前處理---35 3-2-2 底電極備製及處理---36 3-2-3 介電層備製及處理---38 3-2-4 上電極備製---39 第四章 實驗結果與討論---45 4-1 鈦酸鍶鋇薄膜沉積率與蝕刻率---45 4-1-1 鈦酸鍶鋇薄膜沉積率---45 4-1-2 鈦酸鍶鋇薄膜蝕刻率---45 4-2 <實驗一>---46 4-2-1 C-V量測---46 4-2-2 J-E量測---47 4-2-3 TEM斷面分析---48 4-3 <實驗二>---48 4-3-1 C-V量測---48 4-3-2 J-E量測---49 4-4 <實驗三>---49 4-4-1 AES縱深分析---50 4-4-2 TEM斷面分析---50 4-4-3 C-V量測---51 4-4-4 J-E量測---51 4-5 <實驗四>---51 4-5-1 C-V量測---52 4-5-2 J-E量測---53 4-5-3 AFM表面粗糙度分析---53 4-5-4 XRD薄膜結晶性分析---53 4-5-5 TEM斷面分析---54 4-6 <實驗五>---55
4-6-1 C-V量測---55 4-6-2 J-E量測---56 4-6-3 AFM表面粗糙度分析---56 4-6-4 XRD薄膜結晶性分析---57 4-6-5 TEM斷面分析---57 4-7 <實驗六>---58 4-7-1 C-V量測---58 4-7-2 J-E量測---59 4-7-3 AFM表面粗糙度分析---60 4-7-4 XRD薄膜結晶性分析---60 4-8 <實驗七>---61 4-8-1 高頻介電常數量測---61 4-8-2 高頻電阻量測---61 第五章 結論---101 第一章 參考文獻---102 第二章 參考文獻---103
表目錄
表一(a).eletrode1之TaN薄膜沉積參數---36 表一(b).eletrode1之Al薄膜沉積參數---37 表二(a).eletrode2之TiN薄膜沉積參數---37 表二(b).eletrode2之Al薄膜沉積參數---37 表三.氨電漿參數---38 表四.沉積BST薄膜參數---38 表五.爐管退火參數---39 表六.氧電漿參數---39 表七.蝕刻率測試條件---40圖目錄
圖2-1.溫度高於居里溫度時的理想鈣鈦礦結構示意圖---19 圖2-2.溫度低於居里溫度時，鈦離子偏移示意圖---19 圖2.3 鐵電域極化情形---20 圖2.4 典型鐵電材料之電滯曲線圖---20 圖2-4.鈦酸鋇相轉變之結晶構造與溫度關係圖---21 圖2-5.鈦酸鋇之晶格常數隨溫度變化之關係---21 圖2-6.等價置換對鈦酸鋇相轉換溫度之影響---22 圖2-7.不同極化機構之示意圖---23 圖2-8.不同分極率與頻率之關係圖---24 圖2-9.平行板電容示意圖---24 圖2-10.介電材料內充電電流與損失電流示意圖---25 圖2-11.室溫下，三種介電損失機構所佔的比例---25圖2-12.Barrier limited 傳導機構；(a) Schottky emission， (b) Tunneling---26
圖2-13.Bulk limited 傳導機構；(a) 空間電荷限制傳導， (b)離子傳導，與(c) Poole-Frenkel---26 圖2-14.薄膜沉積步驟， (a)長晶、(b)晶粒成長、(c)晶粒聚結、 (d)縫道填補、(e)薄膜的沉積---27 圖2-15.濺鍍參數對沉積薄膜之影響---27 圖2-16.平面磁控結構及電子運動路徑---28 圖3-1.元件備製、分析流程圖---41 圖3-2.電容結構量測概圖---42 圖3-3.高頻元件製作流程圖---44 圖4-1-1.SEM試片取樣位置示意圖---63 圖4-1-2(a).BST沉積時間90分鐘之(a)SEM截面圖---63 圖4-1-2(b).BST沉積時間90分鐘之(b)SEM截面圖---63 圖4-1-3(a).BST沉積時間150分鐘之(a)SEM截面圖---63 圖4-1-3(b).BST沉積時間150分鐘之(b)SEM截面圖---63 圖4-1-2(a).不同氬氣/氯氣比下BST、TiN、Al蝕刻率變化---64 圖4-1-2(a).不同氬氣/氯氣比下BST/TiN、BST/Al蝕刻選擇比---64 圖4-2-1(a).<實驗一>電容值對電壓圖---65 圖4-2-2(a).<實驗一>漏電流密度對電場圖---65 圖4-2-3(a).<實驗一>BST厚度60nmTEM斷面圖---66 圖4-2-3(b).4-2-3(a)之放大圖---66 圖4-3-1(a).<實驗二>電容值對電壓圖---67 圖4-3-2(a).<實驗二>漏電流密度對電場圖---67 圖4-4-1(a).<實驗三>底電極氨電漿處理三分鐘之歐傑縱深元素分析圖---68 圖4-4-1(b).<實驗三>底電極氨電漿處理六分鐘之歐傑縱深元素分析圖---68
圖4-4-1(c).<實驗三>底電極氨電漿處理十分鐘之歐傑縱深元素分析圖---69 圖4-4-2(a).<實驗三>底電極經處理10min之TEM斷面圖---70 圖4-4-2(b).4-4-2(a)之放大圖---70 圖4-4-3(a).<實驗三>電容值對電壓圖---71 圖4-4-4(a).<實驗三>漏電流密度對電場圖---71 圖4-5-1(a).<實驗四>電容值對電壓圖---72 圖4-5-2(a).<實驗四>漏電流密度對電場圖---72 圖4-5-3(a).<實驗四>BST單層薄膜AFM2D、3D形貌圖---73 圖4-5-3(b).<實驗四>BST雙層(非晶層厚度10nm)AFM2D、3D形貌圖---74 圖4-5-3(c).<實驗四>BST雙層(非晶層厚度20nm)AFM2D、3D形貌圖---75 圖4-5-4(a).<實驗四>BST單層XRD繞射圖---76 圖4-5-4(b).<實驗四>BST雙層(非晶層厚度10nm)XRD繞射圖---76 圖4-5-4(c).<實驗四>BST雙層(非晶層厚度20nm)XRD繞射圖---76 圖4-5-5(a).<實驗四>單層結構TEM斷面圖---77 圖4-5-5(b).4-5-5(a).放大圖---77 圖4-5-5(c).<實驗四>雙層結構(非晶層厚度10nm)TEM斷面圖---78 圖4-5-5(d).圖4-5-5(c).放大圖---78 圖4-5-5(e).<實驗四>雙層結構(非晶層厚度20nm)TEM斷面圖---79 圖4-5-5(f).圖4-5-5(e).放大圖---79 圖4-6-1(a).<實驗五>電容值對電壓圖---80 圖4-6-1(b).<實驗四>、<實驗五>等效介電常數比較圖---80 圖4-6-2(a).<實驗五>漏電流密度對電場圖---81 圖4-6-3(a).<實驗五>BST單層薄膜AFM2D、3D形貌圖---82 圖4-6-3(b).<實驗五>BST雙層(非晶層厚度10nm)AFM2D、3D形貌圖---83 圖4-6-3(c).<實驗五>BST雙層(非晶層厚度20nm)AFM2D、3D形貌圖---84 圖4-6-3(d).<實驗四>、<實驗五>表面粗糙度(RMS)比較圖---85 圖4-6-4(a).<實驗五>BST單層XRD繞射圖---86 圖4-6-4(b).<實驗五>BST雙層(非晶層厚度10nm)XRD繞射圖---86 圖4-6-4(c).<實驗五>BST雙層(非晶層厚度20nm)XRD繞射圖---86 圖4-6-5(a).<實驗五>單層結構TEM斷面圖---87 圖4-6-5(b).4-6-5(a).放大圖---87 圖4-6-5(c).<實驗五>雙層結構(非晶層厚度10nm)TEM斷面圖---88 圖4-6-5(d).圖4-6-5(c).放大圖---88 圖4-6-5(e).圖4-6-5(d).放大圖---89 圖4-6-5(f).圖4-6-5(e).之(a)傅利葉轉換---89 圖4-6-5(g).圖4-6-5(e).之(b)傅利葉轉換---89 圖4-6-5(h).<實驗五>雙層結構(非晶層厚度20nm)TEM斷面圖---90 圖4-6-5(i).圖4-6-5(h).放大圖---90 圖4-7-1(a).<實驗六>電容值對電壓圖---91 圖4-7-1(b).<實驗五>、<實驗六>等效介電常數比較圖---91 圖4-7-2(a).<實驗六>漏電流密度對電場圖---92
圖4-7-3(a).<實驗六>BST單層薄膜AFM2D、3D形貌圖---93 圖4-7-3(b).<實驗六>BST雙層(非晶層厚度10nm)AFM2D、3D形貌圖---94 圖4-7-3(c).<實驗六>BST雙層(非晶層厚度20nm)AFM2D、3D形貌圖---95 圖4-7-3(d).<實驗五>、<實驗六>表面粗糙度比較圖---96 圖4-7-4(a).<實驗六>BST單層XRD繞射圖---97 圖4-7-4(b).<實驗六>BST雙層(非晶層厚度10nm)XRD繞射圖---97 圖4-7-4(c).<實驗六>BST雙層(非晶層厚度20nm)XRD繞射圖---97 圖4-8-1.<實驗七>高頻量測示意圖---98 圖 4-8-2(a).<實驗七>BST 單層史密斯圖---98 圖 4-8-2(b).<實驗七>BST 雙層(非晶層厚度 10nm)史密斯圖---99 圖 4-8-2(c).<實驗七>BST 雙層(非晶層厚度 20nm)史密斯圖---99 圖 4-8-3.<實驗七>介電常數對頻率圖---100 圖 4-8-4.<實驗七>電阻對頻率圖---100
第一章 序論
1-1 前言
隨著半導體製程技術的進步積體電路元件尺寸不斷的縮小，使今日 電子產品體積縮小但功能更強大，然而目前電子產品內的被動元件如電 容、電阻、電感是獨立於晶片外，如此造成電子產品的體積無法更有效 縮小。因此將這些被動元件整合到晶片內，是電子產品微小化工作相當 重要的一環。本論文即探討以高介電材料薄膜化技術在矽晶片上製作電 容器，而目前各種研究中的高介電材料，鈦酸鍶鋇(BaxSr1-xTiO3，以下簡 稱BST)材料被認為是目前最有潛力的候選之一，主要原因是BST具有以下 優點[1]: (1) 高介電常數； (2) 溫度穩定性； (3) 低漏電流密度； (4) 低介電損失； (5) 電容值可調性。 因此，近年廣泛應用於半導體的DRAM製程[1]以及微波可調式電容元 件研究中[2,3]。而目前研究鈦酸鍶鋇薄膜的電極材料，主要可分為以下 三大類: (1) 貴金屬電極，例如:Pt、Au、Ag…等； (2) 氧化物電極，例如:RuO2、IrO2…等； (3) 鈣鈦礦氧化物電極，例如:LaNiO3、SrRuO3…等。 使用不同電極各有其不同優缺點，例如:採用氧化物電極，可以減少 鍍製鈦酸鍶鋇薄膜時氧原子擴散對底電極所產生的影響;使用鈣鈦礦結構的電極材料，有助於成長具有「優選取向」之鈦酸鍶鋇薄膜，進而提 昇薄膜之介電常數及電容可調性，但目前研究中底電極材料還是以貴金 屬為最佳，以其中Pt電極來說，主要優點有[4]: (1)高功函數:使整體電容元件具有相對低的漏電流密度； (2)貴金屬對氧化環境的抵抗能力:鈦酸鍶鋇薄膜製程溫度得以提高 進而改善薄膜結晶性，有助於提升介電常數與介電可調性。 然而Pt電極卻有蝕刻困難、成本昂貴、電阻值偏高…等的缺點，造成 製程整合上的困難。又例如採用氧化物電極、鈣鈦礦氧化物電極，普遍 都會遭遇製程複雜以及與介電層之間交互擴散等問題[5]。 因此，本研究決定使用半導體內連線材料，如鋁基的電極來製作電容 被動元件，使用鋁基電極整合電容元件製程有下列優點[6]: (1)製程容易;鋁材料已在半導體工業使用多年，廣泛應用於金屬內連 線製程中，不管是製程便利性或是相容性都已經過驗證，因此整 體製程技術較為容易。 (2)材料價格便宜;鋁材料相對於上述各種電極材料，有價格便宜及取 得容易的優勢。 (3)低阻值(2.7μΩ-cm);鋁材料導電特性極佳，對於高頻特性來自 電極的損失，可起有效降低的作用。 總結以上，本研究決定使用鋁基電極整合鈦酸鍶鋇薄膜電容，將被 動元件(電容)整合入晶片之中，達成System On Chip(SOC)與整合型被 動元件(Integrated Passive Device;IPD)之中，可以有效減少電容元 件所佔據的空間。
但由於鈦酸鍶鋇薄膜濺鍍過程中，底電極需曝露在高溫、高氧環境 下，容易使底電極產生氧化或各元素間交互擴散，進而產生中介層
(interfacial layer)影響整體元件之效能。所以需要擴散阻障層來避 免氧原子擴散進入鋁電極，以及阻障底電極與鈦酸鍶鋇薄膜間交互擴 散。 由目前使用於半導體產業中之阻障層材料;如TiN[7]、WN[8]、 TaN[9]…等。上列材料中，以鉭(Ta)為主的氮化物為最廣泛應用的阻障 層材料，其熱穩定性佳且與鋁不易形成化合物。因此本研究決定使用的 阻障層為TaN、TiN二種材料，與鋁電極本身形成三層電極(TaN/Al/TaN) or(TiN/Al/TiN)來製作鈦酸鍶鋇電容元件。 本論文以製作鋁基電極之鈦酸緦鋇薄膜電容元件，利用底電極之前 處理、鈦酸鍶鋇薄膜之後處理以及改變介電層之結構以改善電容元件之 特性。物性方面以SEM與TEM進行沉積率與膜厚分析，以XRD分析薄膜的結 晶性，以AES對各膜層縱深成分進行分析以探討元素擴散情況，在薄膜表 面粗糙度方面使用AFM機台進行量測，電性量測方面如電流密度、電容密 度。希望針對鋁基電極整合鈦酸鍶鋇薄膜電容進行可行性探討。
第二章 基本理論與文獻回顧
2-1 鈦酸鋇系鐵電材料
2-1-1 鈦酸鋇基本特性
鈦酸鋇的單位晶胞(Unit cell)結構是ABO3鈣鈦礦結構(perovskite
stracture)[1]，在室溫下的理論密度為6.017g/cm3 。如圖2-1所示，鋇 原子佔據八個角落位置，氧原子佔據六個面心位置，鈦則位於體心位置。 由於Ba2+ 和O 2-的半徑分別為1.43Å和1.32Å可以形成一緊密的堆積，而在體 心位置上的Ti4+ 半徑為0.64Å，因此有足夠大的空間可以在c軸方向上下移 動。 由於在室溫下鈦在體心的位置可以有所偏移，此一特殊的特性便造 成鐵電材料的自發性極化現象，如圖2-2所示[2]，此現象稱為「電滯現 象」，如圖2-3所示，當材料受一電場E作用下，由零開始逐漸提高電場 材料極化程度會由AB到C點達到飽合狀態，但將電場逐漸移去到零極化 程度由CB到D點，也就是說當電場完全移去後材料內仍會有一殘留極化 量(remanent polarization，Pr) 。換句話說，在零電場時鐵電材料具 有兩個穩定的殘存極化狀態(＋Pr、－Pr)，可選擇為邏輯“0＂與“1＂， 此特性對非揮發性記憶體的研究很重要。 由上討論可知，鐵電材料的順電相與鐵電相之間的變化，是由單位 晶胞的幾何形狀改變所造成，故可由簡單的幾何關係推估各種掺雜離子 對單位晶胞的影響，鈣鈦礦之堆積可由容忍因子 (tolerance factor) 來表示，定義為: t
(
B O)
O A R R R R t + + = 2 (2.1) R 、 、R R 代表A、B、O離子半徑。t在0.9~1.1 之間為鈣鈦礦結構；t在0.95~1.0 則為立方晶；t值較低則晶格輕微的扭曲形成非鐵電性 (non-ferroelectric)；t>1.0為鐵電性。 鈦酸鋇在1460°C以上為非鐵電性的hexagonal穩定相結構，1460°C 以下為不帶極性的立方晶系(cubic)鈣鈦礦結構，為順電相。當溫度下降 至 居 禮 溫 度 130°C 時 ， 立 方 晶 體 會 沿 著 c 軸 伸 長 變 成 正 方 晶 (tetragonal)，使中心Ti離子亦會沿c軸稍微偏離原本中心位置，如此一 來，便具有平行c軸的極性方向，具鐵電性。當溫度再下降到0°C以下， 正方晶進行同質異相(polymorphic)轉變，沿面對角線來伸長，此時晶胞 結構會變成斜方晶(orthorhombic)，其極性方向亦轉變成平行面對角 線。當溫度再繼續下降至-90°C以下時，斜方晶會變成沿體對角線延伸的 菱形晶體(rhombohedral)，鈦酸鋇整體結晶構造的轉變，如圖2-4[1]所 示，其晶格參數與溫度間的關係，如圖2-5[1]。 2-1-2 摻雜物對鈦酸鋇特性影響 為使鈦酸鋇材料能符合應用上的需求，可藉由添加一些摻雜物，以改 善其電子特性。其中最常利用的方法為等價置換(Isovalent Substitution)，將一些等價離子摻雜在鈦酸鋇內可用來取代Ba2+ 或Ti4+ 離 子，進而改變其居禮溫度和改善其介電性質，常以Pb2+ 、Ca2+ 、Sr2+ 取代Ba2+ ， 以Zr4+ 、Sn4+ 、Hf4+ 取代Ti4+ 。而Ba2+ 、Ti4+ 被取代最顯著的現象是居禮溫度 的改變，如圖2-6所示。其中Pb2+ 會使居禮溫度上升，Ca2+ 對居禮溫度影響 不大。Sr2+ 、Zr4+ 、Sn4+ 離子的等價置換可降低居禮溫度。鍶離子(Sr2+ )等 價置換鋇離子(Ba2+ )，可視為鈦酸鍶(SrTiO3)與鈦酸鋇混合而成的固溶液
Sr2+的添加會導致在C軸方向上的晶格長度收縮，形成擬立方體結構 (pseudo-cubic)。又SrTiO3在室溫乃是順電相立方晶結構，故添加的Sr 離子的數量越多，使鈦酸鋇居里溫度越往下降，介電常數亦可在操作溫 度時調整至最大。 除此之外，受體摻雜(Acceptor Dopants)也是另外一種常使用的摻 雜方式，發生在用來置換的離子其電荷量比其所置換的離子為低時。這 通常發生在鈣鈦礦結構ABO3中的B晶格位置，亦即Ti4+離子處，其摻雜溶 解度較為有限。如摻雜Mn3+ ，可以降低電荷密度，增加熱游離的能障，使 漏電流降低。摻雜Al3+ ，會減少薄膜的結晶度及降低漏電流。若用來置換 的離子其電荷量較被置換的離子為高時，稱為施體摻雜(Donor Dopants)，像是以Nb5+ 、Ta5+ 和W6+ 等離子來置換鈦，多出的電子通常會在 鈦的位置產生空缺，少許的摻雜可以中和受體雜質及消除因雜質產生的 氧空缺[3]，進而改善鈦酸鍶鋇材料之漏電特性。 2-1-3 鈦酸鍶鋇薄膜之備製 由於鈦酸鍶鋇有許多優點，所以在DRAM應用與微波電容元件有許多討 論。而鈦酸鍶鋇薄膜備製方式有許多種，如射頻磁控濺鍍法(RF
magnetron sputtering)[4]、脈衝雷射剝鍍法(pulsed laser deposition; PLD)[5]、金屬有機化學氣相沉積(Metal organic chemical vapor
deposition; MOCVD)[6]、溶膠-凝膠法(sol-gel)[7]等。其中還是以射 頻磁控濺鍍法最常被使用，主要優點為[8]:
1.成份比控制較穩定，固定製程參數可獲得成份比相同之薄膜； 2.薄膜厚度控制較為方便，調整濺鍍時間即可有效控制薄膜厚度； 3.製程汙染情況較低，薄膜製程在高真空環境下完成，因此薄膜遭受
污染之機會較低。 因此本研究使用射頻磁控濺鍍法備製鈦酸鍶鋇薄膜，以整合鋁基電極 整成元件並討論其高頻特性。
2-2 介電理論
2-2-1 極化機制以及頻率特性 介電材料在元件中主要是做為絕緣體與電容器，當絕緣體受外加電 場作用時，內部電荷會產生位移因而形成電偶極(electric dipole)，導 致極化產生而有介電性，如圖2-7[11]所示，共有四種不同的極化機制， 如下所列[9,10,11]： 1.電子極化（electronic polarization） 由於外加電場的作用，使原子中電子作一相對的位移而產生電偶 極矩的現象，稱為電子極化。 2.離子極化（ionic polarization） 由於外加電場的作用，使得分子中正負離子作一相對位移而產生 電偶極矩的現象，稱為離子極化。 3.配向極化（orientation polarization） 當無外加電場時，具有任意排列的分子電偶極其偶極矩之和為零 的物質，當施以外加電場時，電場會對這些分子偶極施力而產生 力矩，如此這些分子便順著外加到電場的方向排列，此為方向極 化。4.介面極化（space charge polarization）
的不同，載電體可能會在界面處減速或累積，而造成所謂空間電 荷極化。 當介電物質受到外加電場作用時，其總極化量為以上四者總和，如 公式(2.1)所示：
σ
=
σ
e+
σ
i+
σ
o+
σ
s (2.2) 其中σe為電子極化、σi為離子極化、σo為方向極化及σs為空間電 荷極化的貢獻。如圖2-8[12]所示，如果外加電場是個交流電場，則這四 種極化的反應速率皆不同。電子極化反應最快，可以跟隨交流電的頻率 約至1016 Hz，離子極化反應次之，可以跟隨交流電的頻率約至1013 Hz，雙 極極化反應再次之，可以跟隨交流電的頻率約至1010 Hz，空間電荷極化反 應最慢，可以跟隨交流電的頻率約至103 Hz。 2-2-2 極化現象與相對介電常數 如圖2-9所示，代表一個平行板電容，而其間為介電材料的狀態下， 當電容通以一直流電壓(D.C.)之後，其中一個導電板帶正電，另一個帶 負電。因此電容器上的電荷量：Q
=
CV
(2.3) 其中C為電容值(Capacitance)，單位為法拉(Farad)；V 為所加的電 壓，單位為伏特(Volts)；電荷 的單位為庫倫(Coulombs)。而電容值Q C的
大小是由導電板的面積 、介質材料厚度 所決定，關係如下： A d
d
A
C
ε
ε
r 0=
(2.4)其中;ε0為真空的介電常數(Permittivity of Free Space)其值為
8.85×10-14 F/cm ； εr 則 稱 之 為 相 對 介 電 常 數 (Relative dielectric constant)，沒有單位，其值視不同的材料而定。因此相對介電常數便常 被用來描述材料所能儲存的電荷量，介電常數越高則材料儲存的電荷量 越大。由電容值計算公式，增加電容量有下列三種方法： 1.提高相對介電常數； 2.增加電容器的面積； 3.降低介電層的厚度。 增加電容器的面積方面，目前有兩種較為常用的方法，一為深溝 (Trench)，另一為堆疊(Stacked)，一般而言;這樣會增加整體製程的複 雜度且增加幅度也有限。至於降低介電層的厚度方面，從物理的量子觀 點得知，當厚度低於一定值時，電子便會產生穿隧效應(Tunneling Effect) ， 而 直 接 引 起 漏 電 流 ， 甚 至 造 成 介 電 崩 潰 現 象 (Dielectric breakdown)的產生。所以目前研究的焦點方向，都是放在增加介電層的 相對介電常數來提升電容器之電容值。 2-2-3 介電崩潰強度 介電崩潰強度為材料在高電壓下儲存電量之量度。即在很高電場強度作 用下，介電材料的價帶電子躍到導電帶始可導電，發生介電崩潰前所能 允許之最大電場強度就稱為介電崩潰強度。介電崩潰強度越大，則薄膜 電容器所能忍受之最大電場就越大。
2-2-4 介電損失及品質因子 當交流電流經介電物質時，隨著頻率電流極性改變，會造成一小部 份的能量損失，這就是介電損失產生的主因。就一個完美的介質材料而 言，在交流電場作用時會造成電壓信號與電流信號相差90°相位差，但實 際上粒子的移動需要延遲一些時間，才會達到平衡位置。如圖2-10所示， 此時充電電流( )與外加交流電壓不再相差90°，而是90°-δ，總電流為 充電電流( )與損失電流( )之和。其中電流流經電阻器所產生的功率 消耗，便是用來表示能量的損耗。其中δ就是因為弛緩而落後之相角 (Phase Angle)，又稱為介電損失角(Dielectric Loss Angle)，而
C I C I II δ tan 稱 為介質損失(Loss Tangent)[13,14]，如(2.4)式所示： RC R C R X I I C C I ω ω δ 1/ 1 tan = = = = (2.5) 一般而言，以tanδ來表示介電損失並稱之為正切介電損失
(Dielectric loss tangent)，δ稱之為介電損失角。一般電容器的好壞
可以用tanδ來表示，而陶瓷材料作為介電材料的最大優點之一，就是其
介電損失比其他材料小很多。
介電材料能量損失路徑有三[2]，列於如下︰ 1.離子遷移損失(Ion migration losses)
(a)Dc傳導損失(Dc conductivity losses)
(b)離子躍遷與偶極鬆弛損失(Ion jump and dipole relaxation losses) 2.離子震動與變形損失(Ion vibration and deformation losses) 3.電子極化損失(Electron polarization losses)
電子極化損失部分會導致介電材料吸收可見光，而顯現出顏色。而在 紅外線區域，離子震動與變形損失相當重要。在頻率低於1010Hz的部分， 它就不是主要因素，而真正主要影響則是離子遷移損失，其值在低頻率 時較大，且隨溫度升高而增大。而圖2-11[2]所示為在室溫條件下，三種 介電損失機構在tanδ中所佔的比例。此外，定義介質損失tanδ 之倒數為 品質因子Q(Q=1/tanδ )。介電質的介電損失越小，即Q值越大，對高頻 元件實用性就越大。 2-2-5 漏電流 薄膜漏電流大小為元件製作上非常重要的參數。漏電流過大將無法 儲存電荷而造成資料的流失甚至於介電崩潰，故保持良好的絕緣特性與 降低漏電流為發展上的一大關鍵。漏電流的機制大致上可分為以下幾種： (1)穿遂效應(Tunneling Effect)； (2)蕭特基發射(Schottky Emission)；
(3)空間電荷限制傳導(Spaced-Charge Limited Conduction)； (4)離子傳導(Ion Conduction)； (5)普爾-夫倫克爾放射(Poole-Frenkel emission) 在鐵電薄膜中，漏電流現象發生在金屬導體與介電材料之介面。它 是在外加電場的作用下，金屬中的電子熱激發，從金屬電極越過介面的 能障，進入介電質的導帶產生熱放射現象，造成漏電流的產生，此現象 稱為能障限制(Barrier Limited)。蕭特基發射與穿遂效應是屬於此限制 的範圍，如圖2-12所示。另外漏電流現象發生在薄膜缺陷中的電子受到 熱激發至薄膜中的導帶造成漏電流，稱之為本體限制(Bulk Limited)。 空間電荷限制傳導、本質傳導與普爾-夫倫克爾放射是屬於此限制的範
圍，如圖2-13所示。由一些文獻中得知，影響薄膜的漏電流機制為能障 限制的Schottky Emission(SE)與本體限制的 Poole-Frenkel(PF)[15,16]。 從SE 傳導機制之漏電流如(2.5)式所示： ] exp[ 2 / 1 2 * T k E T A J B SE SE −Φ =
β
(2.6) 其中 0 1/2，A*是Richardson常數， 3 ) 4 / (πε
ε
β
SE = e ΦSE是位能障；經過計 算後，可以求得其斜率公式：⎥
⎦
⎤
⎢
⎣
⎡
−
Φ
+
=
T
k
T
A
T
k
E
J
B SE B SEln(
)
ln
* 2 2 / 1β
(2.7)T
k
Slope
B SEβ
=
(2.8) PF 傳導機制之漏電流如(2.8) 式所示：⎥
⎦
⎤
⎢
⎣
⎡
−
Φ
=
T
k
E
J
J
B PE PE 2 / 1 0exp
β
(2.9) 其中 0 1/2，e是電子電荷，ε 3 ) / (πε
ε
β
PF = e o是空氣的介電常數，ε是材料的介電常數，T是絕對溫度，E是外加電場，
k
β是波茲曼常數， 是位 能障。經過計算後，可以求得其斜率公式： PE Φ⎥
⎦
⎤
⎢
⎣
⎡
−
Φ
+
=
T
k
J
T
k
E
J
B PE B PE)
ln(
ln
0 2 / 1β
(2.10)T
k
Slope
B PEβ
=
(2.10)2-3 薄膜沉積原理
2-3-1 沉積機制 晶片(Wafer)上之所以產生薄膜，初始於分佈在晶片表面上的許多粒 子，如原子、原子團和離子等。經由化學反應之後，產生許多固態的粒 子，並沉積在晶片表面上[17]。或是經由表面擴散運動而失去部分的動 能後，被晶片表面所吸附，進而沉積於晶片表面上。薄膜沉積的機制如 圖2-14所示，依發生的前後順序，可分為下列幾個步驟： (1)長晶：通過邊界層到達wafer表面的氣體粒子，在表面失去部分的 動能之後，物理性地被wafer表面所吸附。 (2)晶粒成長：當薄膜的沉積進入個別晶粒成長後，氣相中傳來的粒子 經由碰撞，成為晶粒的一部份。 (3)晶粒聚結：原本個別獨立的晶粒，開始成長且增加其半徑，使得晶 粒大到開始與附近的其他晶粒相接觸。 (4)縫道填補：當晶粒與晶粒之間形成縫道，其所吸附的原子將不斷的沉積，而將此縫道填滿。
(5)沉積膜成長：當晶粒與晶粒之間的縫道填滿後，完整的薄膜初步在 表面形成，隨著時間的增加而增加膜厚。
2-3-2 薄膜表面及截面結構
針對以物理氣相沉積法(PVD，Physical Vapor Deposition)製成之 薄膜，其微觀結構是由Thornton[18]所提出之SZM(Sputter-Zone Model) 所決定，如圖2-15所示。隨著濺鍍的功率、基板溫度、氣體濃度、真空 壓力的改變，會有不同的吸附原子在表面擴散，在適當的階梯或頸結位 置下聚結，進而形成不同的微觀結構。其中: Zone 1是顯示結合性較差的柱狀顆粒結構，其截面上為含有空隙 之組織。 Zone 2是顯示針狀結構，其截面上有明顯的圓柱組織。
Zone T是介於Zone 1和Zone 2之間的過渡組織，是一種有著緊密 排列的纖維狀組織。 Zone 3上面的結晶是由於整個擴散現象和再結晶所形成的結果。
2.4 射頻磁控濺鍍原理
濺射(Sputtering)現象是利用電位梯度將離子(通常選用鈍氣離子) 加速並撞擊靶材(陰極)，經由動量及能量轉移，把原子從靶材表面撞擊 出來，使其沉積於基板(陽極)的一種物理現象[19]。 2-4-1 磁控濺鍍傳統的直流二極濺射系統雖然構造簡單，但濺鍍時基板溫度往往會 上升至幾百度，且濺鍍薄膜的速度太慢；為了解決上述問題，於是發展 出一種高速低溫的濺射方法稱為磁控濺射[20]。如圖2-16所示，當磁控 濺射產生時，由於陰極靶面上有一個封閉的環狀磁場，可使腔室中的自 由電子沿磁場線產生螺旋狀迴旋，增長其行進路徑，也增加電子撞擊出 氣體離子的機率，能有效地提高離子體密度，在不利於氣體電離的條件 下，仍然可以獲得很高的靶面電流密度。整體而言，磁控濺射不僅擁有 鍍膜速度快與基板溫度低等優點外，同時具有大量生產、分段鍍膜與低 輻射損傷等特點，所以非常適合於薄膜工程、半導體與光電元件等方面 的應用。 2-4-2 射頻濺射 在濺射系統中，當兩個電極之間接上射頻(Radio frequency，RF) 電源，則形成射頻濺射裝置。在射頻電源(13.56MHz)的交變電場作用下， 氣體中的電子隨之發生震盪。氣體原子受到這些震盪電子的碰撞而離子 化。射頻電源下的陰極電位等效為一恆定負電位，加上隨頻率而變的弦 波電位，當靶面處於脈動電位的正半週時，脈動電位與恆定負向電位相 互底消。處於負半週時則相互疊加這疊加之負電位，使得離子加速而轟 擊靶面並產生濺射效應。射頻濺射最大優點就是可用於介電陶瓷材料的 濺鍍及可在較低壓力下進行濺鍍，傳統直流濺鍍只能濺鍍金屬靶材。其 缺點是大功率的射頻波對人體有害，且射頻電源供應器比直流電源複雜 很多。
2-6 文獻回顧
2-6-1 薄膜成分比的影響 在射頻磁控濺鍍的製程研究中，前人以成分BaxSr1-xTiO3的靶材進行 濺鍍，發現鈦酸鍶鋇薄膜的成分(Ba+Sr)/Ti比小於1，因此研究上使用自 製的陶瓷靶材，在燒結的過程增加過量的鈦酸鋇及鈦酸鍶，希望得到比 較接近計量比的薄膜[31-34]。在另外一些文獻中[35,36]，以 Ba0.5Sr0.5TiO3成份比的靶材，經由調整濺鍍時的工作壓力(22m torr-58m torr)，發現到在比較高的工作壓力下，可以得到比較接近靶材之計量比 的鈦酸鍶鋇薄膜，且其薄膜的相對介電常數與介電可調性也比較高。但
是對於其優異值(FOM，Figure of Merit) (FOM =Tunability/tanδ)而言，
反而是在最不符合計量比的情況下(22mtorr)所得到的值是最大的。 2-6-2 基板溫度的影響[37,38,39] 鈦酸鍶鋇薄膜濺鍍的過程中通常會對基板直接加熱。主要目的是希 望提供足夠的能量，使濺鍍到基板上的原子可以移動到晶格排列的位 置，使薄膜有較高的結晶性，這樣濺鍍出來的薄膜會有較高的介電常數。 相對來說濺渡過程中未加溫的情況，其組織多為非晶(Amorphous)的相對 介電常數約為20-30。而在濺渡過程中有加溫的情況，隨基板溫度的提高 薄膜的結晶性也會提高，在基板溫度達600℃以上的情況中，可以獲得介 電常數達到200-300的鈦酸鍶鋇薄膜。另外，在一些探討鈦酸鍶鋇薄膜在 高頻應用的文獻[37]指出，鈦酸鍶鋇薄膜在較低結晶度的情況下，有較 低的介電損失與較高的介電強度。 2-6-3 薄膜厚度的影響 在探討厚度對鈦酸鍶鋇薄膜電性的影響文獻[40]指出，薄膜厚度對
晶粒大小有相當重要的影響，一般而言，薄膜厚度降低會造成晶粒大小 降低，而晶粒越大相對介電常數也越大;且薄膜厚度越薄漏電流也會提 高。另外，在另一份研究文獻[41]指出，整體介電層的電容值等於薄膜 與接面層兩個電容並聯，如(2.11式)所示，因此介電層薄膜厚度越厚的 情況，可以降低介面層的影響進而提昇整體元件的電容值。 int 1 1 1 C C Ctotal = BST + (2.11) 2-6-4 後處理的影響 退火 將備製完成的鈦酸鍶鋇薄膜，在含有氧氣、氮氣或氬氣等不同氣氛 下的環境退火，結果發現在含有氧氣氣氛下退火的鈦酸鍶鋇薄膜，漏電 流密度表現優於其他退火的氣氛[42,43]。主要原因是由於在高溫含氧的 環境下，氧原子獲得足夠的能量進入到薄膜內，修補濺鍍過程中由氧離 子不足所造成的氧空缺，進而改善了薄膜的品質。另外在退火溫度足夠 高的情況，也能有改善薄膜結晶性的效果，因此相對來說，也增加了薄 膜介電常數。 氧電漿處理 將備製完成的鈦酸鍶鋇薄膜，經由氧氣電漿處理，也有修補氧空缺 的功效。相對來說也可降低薄膜的漏電流，以氧電漿來處理薄膜相對退 火製程，有製程溫度低的優點。在另外一份有關以氧電漿處理鈦酸鍶鋇 薄膜的研究中[44]指出，在整合製程中鈦酸鍶鋇薄膜在經過乾蝕刻後， 會產生許多殘留顆粒。作者以氧電漿處理蝕刻後薄膜，發現氧電漿能有
效清除殘存顆粒，換言之，氧電漿處理對於上電極與介電層接面有平整 之功用。 2-6-5 濺鍍氣氛的影響 以濺鍍法沈積氧化物薄膜時，因為氧正離子容易由化合物中游離結 合成為氧氣跑掉，所以在薄膜裡面中氧原子便會產生不足的現象，在這 些原先氧該在的位置沒有氧，稱之為＂氧空缺＂。這些空缺就與本質半 導體內的摻雜相同，使薄膜在電場作用下產生漏電流，因此必須加以避 免，其中最有效而直接的方式就是在濺鍍過程中，除了通入氬同時加氧 氣補充薄膜內的氧以減少氧空缺，然而通入氧氣分壓比越高卻會導致沉 積率降低。在文獻[45]並指出，通入有氧氣濺鍍情況下，薄膜的介電常 數會提高而漏電流密度會降低。 除了在射頻磁控濺鍍系統所使用的改變基板溫度、濺鍍氣氛以及退 火步驟以外，有一些研究則是以改變鈦酸鍶鋇的介電層結構，藉由改變 接 近 電 極 介 面 的 鈦 酸 鍶 鋇 層 的 製 程 參 數 ， 形 成 所 謂 的 三 明 治 結 構 [35,36]。結果顯示此情況下備製鈦酸鍶鋇薄膜電容器，在漏電流以及介 電崩潰(Dielectric breakdown)的表現上有明顯改善。因此對於射頻磁 控濺鍍鈦酸鍶鋇薄膜的研究而言，可以藉由改變不同的製程參數，來改 善薄膜性質[46]。
圖2-1.溫度高於居里溫度時的理想鈣鈦礦結構示意圖 .
圖2.3 鐵電域極化情形
圖2-4. 鈦酸鋇相轉變之結晶構造與溫度關係圖
圖2-8. 不同分極率與頻率之關係圖
圖2-10. 介電材料內充電電流與損失電流示意圖
圖2-12. Barrier limited 傳導機構；(a) Schottky emission， 與(b) Tunneling
圖2-13. Bulk limited 傳導機構；(a) 空間電荷限制傳導，(b) 離子傳導，與(c) Poole-Frenkel
圖2-14. 薄膜沉積步驟， (a)長晶、(b)晶粒成長、(c)晶粒聚 結、(d)縫道填補、(e)薄膜的沉積
第三章 實驗儀器與實驗步驟
3-1 實驗儀器
3-1-1 元件備製設備 3-1-1-1 電極濺鍍系統
金屬濺鍍系統(metal sputter system)
原理:利用電漿(Plasma)反應沉積薄膜，所謂電漿是一種遭受部分離 子化的氣體(Partially Ionized)，濺鍍腔體內部結構分為陰極和陽極的 部分，在陰極板上放置靶材(Target)，陽極板上放置晶片(Wafer)，腔體 內通入所需製程氣體，在兩電極上施以電壓，當電極板間的氣體分子濃 度在某一特定的區間，電極板表面因離子轟擊(Ion Bombardment)所產生 的二次電子(Secondary Electrons)，在電極所提供的電場下，將獲得足 夠 的 能 量 ， 而 與 電 極 板 間 的 氣 體 分 子 因 撞 擊 而 進 行 所 謂 的 “ 解 離 (Dissociation)＂、“離子化(Ionization)＂及“激發(Excitation)＂ 等反應，濺鍍的沉積機制，大致上可以分為下列幾個步驟： (1) 電漿內所產生的部分離子，將脫離電漿並往陰極板移動。 (2) 經電場的加速的離子將撞擊(Bombard)在陰電極版的表面，且因 此而轟擊出電極板原子。 (3) 被擊出的電極板原子將進入電漿內，且最後將傳遞至放置晶片的 電極板上。 (4) 這些被吸附(Adsorbed)在晶片表面的吸附原子(Adatoms)，將進 行薄膜的沉積。 儀器介紹︰本研究所使用之金屬濺鍍系統型號為:ULVAC Sputter SBH-3308RDE。主要濺鍍金屬有Al、Cu、Ta。濺鍍過程中通入
直流電壓(DC Power)，最大直流功率為 3 KW；濺鍍時則以Ar、 N2為濺渡與反應氣體。基本真空能力(base pressure)約為 5X10-7 torr，濺渡時工作壓力約 6X10-3 torr。 3-1-1-2 底電極處理系統 電漿增強式化學氣相沈積系統(PE-CVD system) 原理:電漿增強式化學氣相沈積技術原理是使用電能產生低溫電漿 作能量源，樣品置於低氣壓下輝光放電的陰極上，利用輝光放電使樣品 升溫到預定的溫度，然後通入適量的反應氣體，氣體經一系列化學反應 和電漿反應，在樣品表面形成固態薄膜。PECVD方法區別于其它CVD方法 的特點在於電漿中含有大量高能量的電子，它們可以提供化學氣相沈積 過程所需的活化能。電子與氣相分子的碰撞可以促進氣體分子的分解、 化合、激發和電離過程，生成活性很高的自由基(Radicals)會急速的增 加化學反應速率，因而顯著降低CVD薄膜沈積的溫度範圍，使得原來需要 在高溫下才能進行的CVD過程得以在低溫實現。
儀器介紹︰本研究所使用之PE-CVD系統型號:STS MULTIPLEX CLUSTER SYSTEM。共有四個腔體可供使用，本研究主要利用電漿反 應對電極表面進行改質。 腔體一:NH3 Plasma，製程溫度約300℃。 3-1-1-3 介電層製備系統 射頻磁控濺鍍系統 原裡:相較於直流濺射系統，射頻磁控濺鍍系統主要有兩個不同的部 份，首先在濺射系統部份，當兩個電極之間接上射頻(Radio frequency， RF)電源。製程氣體在射頻電源(13.56MHz)的交變電場作用下，氣體中的
電子隨之發生震盪而離子化。射頻電源下的陰極電位等效為一恆定負電 位，加上隨頻率而變的弦波電位，使得離子轟擊陰極靶面，並在因頻率 改變的電位週期，進行陰極累積電荷平衡。因此射頻濺射最大優點就是 可用於介電陶瓷材料的濺鍍及可在較低壓力下進行濺鍍，而傳統直流濺 鍍只能濺鍍金屬靶材。 另外一個明顯的不同，射頻磁控濺鍍系統在陰極靶面上有一個封閉 的環狀磁場，可使腔室中的自由電子沿磁場線產生螺旋狀迴旋，增長其 行進路徑，也增加電子撞擊出氣體離子的機率，能有效地提高離子體密 度，因此在不利於氣體電離的條件下，仍然可以獲得很高的靶面電流密 度。整體而言，射頻磁控濺射不僅擁有鍍膜速度快與基板溫度低等優點 外，可濺鍍導體非導體靶材，同時具有大量生產、分段鍍膜與低輻射損 傷等特點，所以非常適合於薄膜工程、半導體與光電元件等方面的應用。 儀器介紹︰本研究所使用之射頻磁控濺鍍系統，主要製程氣體包括:Ar、 O2兩種製程氣體，工作壓力為10mTorr，基板昇溫範圍為常 溫至500℃。 3-1-1-4 介電層處理系統 常壓退火爐管 原理:對退火材料提供足夠的溫度與時間，使介電層薄膜晶格重新排 列，增加介電層結晶度與減少晶格缺陷，進而改善材料的特性。 儀器介紹︰本研究所使用之退火爐管系統: 1.Low K退火爐管：製程溫度 150~600℃;製程氣體：N2、O2。 2.金屬退火爐管：製程溫度 150~600℃;製程氣體：N2。 電漿增強式化學氣相沈積系統(PE-CVD system)
原理:電漿增強式化學氣相沈積技術原理是使用電能產生低溫電漿 作能量源，樣品置於低氣壓下輝光放電的陰極上，利用輝光放電使樣品 升溫到預定的溫度，然後通入適量的反應氣體，氣體經一系列化學反應 和電漿反應，在樣品表面形成固態薄膜。PECVD方法區別于其它CVD方法 的特點在於電漿中含有大量高能量的電子，它們可以提供化學氣相沈積 過程所需的活化能。電子與氣相分子的碰撞可以促進氣體分子的分解、 化合、激發和電離過程，生成活性很高的自由基(Radicals)會急速的增 加化學反應速率，因而顯著降低CVD薄膜沈積的溫度範圍，使得原來需要 在高溫下才能進行的CVD過程得以在低溫實現。
儀器介紹︰本研究所使用之PE-CVD系統型號:STS MULTIPLEX CLUSTER SYSTEM。共有四個腔體可供使用，本研究主要利用電漿反 應對介電層薄膜近行電漿處理。 腔體二:O2 Plasma，製程溫度約200℃。 3-1-2 量測分析設備 3-1-2-1 電性量測系統 BTS電性量測系統 使用目的：本量測系統整合HP及Keithley多種儀器並配合ICS量測軟 體，共可進行以下量測： (1)量測元件(二極體，電晶體、IC…)的特性、繪製元件特性、分析 元件參 數及執行通過或失敗的評估。 (2)量測MIS電容的介質層相關參數，如氧化層厚度、Dit、電容值、 摻雜濃度等。 (3)量測介電層經熱及偏壓等外界應力作用後，其中可移動離子
（mobile ion）的量。 廠牌 : HP & Keithley 型號 : HP 4156A、Keithley 595、590 20GHZ元件高頻S參數量測系統 使用目的：量測元件在高頻時所表現出S參數的特性，進一步搭配模 擬軟體去分析出元件在高頻的特性。 系統規格及型號 : Hardware : HP85122A（50MHz~20GHz） 1. Network Analyzer ( HP 8510C ) ‧頻率範圍：45MHz~20GHz 2. DC Source /Monitor (HP 4142B)
3. Synthesized Sweeper (HP 83621A) ‧頻率範圍：10MHz~20GHz 4. S-Parameters Test Set (HP 8514B) ‧頻率範圍：45MHz~20GHz 5. Thermal Controller（Temptronic TP03000） ‧溫度範圍：-65~200 ℃
Software： HP 85190A IC-CAP Modeling Suite
3-1-2-2 物性分析系統 場發射掃描式電子顯微鏡
原理：掃描式電子顯微鏡，其系統設計主要是由電子槍 (Electron Gun) 發射電子束，經過一組磁透鏡聚焦 (Condenser Lens) 聚焦後，用 遮蔽孔徑 (Condenser Aperture)選擇電子束的尺寸(Beam Size)後，通 過一組控制電子束的掃描線圈，再透過物鏡(Objective Lens) 聚焦，打
在試片上，主要產生二次電子 (Secondary Electron)、背向散射電子及 X-ray。藉由偵測二次電子訊號強度，即可完成試片表面造影工作。 儀器介紹︰本研究所使用之場發射掃描式電子顯微鏡型號:Hitachi S-400，加速電壓:55kV，電子槍:冷陰極場發射電子源。 穿透式電子顯微鏡 原理:主要是將鎢絲加熱到上千度後，電子經熱流跑出來加上電壓後形成 電子束往正極衝，經過很多個電磁場使電子聚焦及放大。最後呈像於螢 幕上。電子穿透力低，加速至60~100 kV的電子，只能透過一層非常薄 (150nm左右)的物質而不被完全吸附。故穿透式電子顯微鏡樣品的製備必 須很薄約60~80nm。 儀器介紹︰本研究所使用之穿透式電子顯微鏡型號機型：JEM-2010F，系 統主要分四個部份：(1) TEM主機, (2)電子能量損失譜儀(EELS), (3) 掃 描穿透式電子顯微鏡(STEM), (4) X射線能量散佈分析儀(EDS)。加速電 壓：200 kV，電子槍：場發射電子源，點分辨率：0.19 nm，線分辨率： 0.1 nm，放大倍率： 2,000倍～1,500,000倍，最大試片尺寸：2 × 2 mm2 : 可觀察範圍：2 × 1 mm2 ，可偵測訊號：明-暗視野穿透電子影像、繞射 圖像、選區成像、EDS光譜，真空度： 10-8 Pa (電子源)。 大試片掃描探針顯微鏡 原理：原子力顯微鏡是利用特製的微小探針，來偵測探針與樣品表 面間的某種交互作用，然後使用一個具有三軸位移的壓電陶瓷掃描器， 使探針在樣品表面來回掃描偵測，並利用此掃描器的垂直微調能力及回 饋迴路，讓探針與樣品間的交互作用在掃描過程中保持一定距離(約
10-10m)，只要記錄掃描面上每一點的垂直微調距離，便可獲得樣品表面 的等交互作用圖像，進而推導出樣品表面特性。
儀器介紹︰本研究所使用之原子力顯微鏡型號：Veeco Dimension 5000
Scanning Probe Microscope (D5000)，最大平面掃描範圍： 150 × 150 μm2
，最大高度掃描範圍：6 μm，最小解析度:~1.5 nm in X-Y;~Å in Z direction，雜訊：~RMS 0.5 Å，成像模 式：輕敲式(tapping mode)。
歐傑電子能譜儀(AES)
原 理 ： 歐 傑 電 子 能 譜 儀 (Auger Electron Spectrometer ， 簡 稱 AES。)，係利用一電子束激發試片表面，以造成表面原子發射歐傑電子 (Auger Electron)，當量測分析歐傑電子的特性動能後，便可研判表面 元素成分或其化學態。主要是用來分析由試片表面至內部之組成元素的 原子濃度(Atomic Concentration)與縱深分佈情形，即為縱深成分分析 (Depth Profiling)。 儀器介紹︰本研究所使用之歐傑電子能譜儀型號：VG Microlab 310F。
3-2 實驗步驟
3-2-1 基材之前處理 RCA 化學清洗 將 六 吋 晶 圓 經 由 標 準 的 RCA 程 序 清 潔 ， 已 清 除 晶 圓 表 面 的 微 粒 (particle)、金屬離子(metal ions)、油污(oil contamination) 、有 機物(organic)、及原生氧化層(native oxide)等，讓晶圓的表面達到非常高的潔淨度，避免因為污染物及雜質影響到後續鍍膜品質。 高溫成長二氧化矽層 經由高溫濕式熱氧化法(thermal oxidtion)成長一層厚度為550nm的 SiO2，以去除基板效應和避免後續退火時金屬與Si交戶擴散產生的金屬 矽化物(silicide)。 3-2-2 底電極備製及處理 底電極製備 本研究底電極有二種結構分別為: Electrode 1: TaN(50nm)/Al(300nm)/TaN(50nm) Electrode 2: TiN(50nm)/Al(300nm)/TiN(50nm) 底電極沉積系統使用金屬濺鍍系統與metal PVD:沉積TaN,Cu,與TiN 薄膜，沉積方式均為一次連續沉積三層結構，詳細沉積條件參數如下： 表一(a)、eletrode1之TaN薄膜沉積參數 Target Ta Substrate Temperature RT(室溫) Base pressure 7X10-7 Torr
Working pressure 6m Torr
Working gas N/(N2+Ar)= 5%
DC Power 500W
Target Al
Substrate Temperature RT(室溫)
Base pressure 7X10-7
Torr
Working pressure 6m Torr
Working gas Ar DC Power 1500W 表二(a)、eletrode2之TiN薄膜沉積參數 Target Ti Substrate Temperature RT(室溫) Base pressure 5X10-8 Torr
Working pressure 5m Torr
Working gas N/(N2+Ar)= 66.6%
DC Power 8kW 表二(b)、eletrode2之Al薄膜沉積參數 Target Al Substrate Temperature RT(室溫) Base pressure 7X10-7 Torr
Working pressure 3-5m Torr
Working gas Ar
DC Power 15kW
本研究主要以氨氣電漿來處理底電極之阻障層，可修補電極阻障層濺 鍍過程中所產生的斷鍵以穩定電極之阻障層，減少鈦酸鍶鋇薄膜濺鍍時 中介層(interfacial layer)的厚度，而提升整體介電層之介電常數。使 用條件參數如下： 表三、氨電漿參數 Substrate Temperature 300 ℃
Working pressure 300m Torr
Working gas NH3 RF Power 100W Time 3、6、10min 3-2-3 介電層備製及處理 介電層製備 一般而言，塊材BaxSr1-xTiO3材料在Sr離子添加達0.3以上時，其居里 溫度可降低至室溫左右，因此本研究使用Ba0,5Sr0.5TiO3成分比的靶材，目 的是希望使元件之電滯現象完全消失，並使室溫下整體材料之介電值達 到最高，製程時間約為150分鐘薄膜厚度100nm。使用條件參數如下： 表四、沉積BST薄膜參數 Target Ba0,5Sr0.5TiO3 Substrate Temperature 450、500 ℃ Base pressure 2X10-4 Torr
Working pressure 10m Torr
RF Power 160W 介電層處理 本研究依續對鈦酸鍶鋇薄膜進行常壓爐管退火、氧電漿處理，以提升整 體薄膜之品質。使用條件參數如下： 表五、爐管退火參數 Temperature 450℃
Working gas N2:O2=9:1(L/min)
Time 40 min
表六、氧電漿參數
Substrate Temperature 200 ℃
Working pressure 650m Torr
Working gas O2
RF Power 100W
Time 10min
3-2-4 上電極備製 上電極沉積
上電極沉積前使用shadow mask先覆蓋住欲沉積部份，shadow mask
圖形為圓形，直徑分別為800、400、200μm，換算面積分別為0.00503 cm2 、 0.00132 cm2 、0.000314 cm2 。再以金屬濺鍍系統沉積上電極。 如圖 3-1 所示，為本研究鈦酸鍶鋇薄膜電容備製、分析流程。圖 3-2
所示，為整體電容之結構與量測概要圖。 3-2-5 鈦酸鍶鋇薄膜蝕刻率測試 將長好鈦酸鍶鋇之六吋矽晶片以光阻、顯影、蝕刻技術定義蝕刻區 域，最後再進入乾蝕刻機台進行蝕刻率測試(蝕刻條件如表七)，蝕刻變 數為調整Ar與Cl2比例，測試在不同蝕刻氣體條件。 表七、蝕刻率測試條件 Substrate Temperature 60 ℃
Working pressure 5m Torr
Working gas Ar/Cl2 比例 80:20 60:40 RF Power 1900W Bias Power 150W 3-2 高頻元件備製 本 研 究 高 頻 電 性 量 測 之 電 容 結 構 為 MIM 結 構 ， 量 測 下 針 模 式 採 用 G-S-G(Ground-Signal-Ground)共平面型式，採用G-S-G模式提供了微波 訊號在探針上傳遞時，電磁場的一個收斂途徑，避免傳遞訊號因基板的 耗損性(substrate loss)而失真、衰減；本研究採用探針每一個針間的 距 離 (pitch,Center-to-Center) 為 150mm ， 高 頻 電 容 製 備 流 程 詳 見 圖 3-3-1。
P-Type Si (100) 基板 標準步驟清洗 熱氧化法沉積 5500A 二氧化矽 沉積底電極 TaN500À/Al3000À/TaN500À 底電極電漿處理 氨電漿 沉積鈦酸鍶鋇薄膜 1000À 鈦酸鍶鋇薄膜處理 退火、氧電漿 沉積上電極 TaN500À/Al3000À/TaN500 À TEM 觀測電容斷面結構 XRD 分析鈦酸鍶鋇薄膜結晶性 AES 分析 BST/TaN 界面氧擴散 J-E 分析元件之漏電流密度 SEM 分析鈦酸鍶鋇薄膜膜厚 C-V 分析元件電容值 AFM 鈦酸鍶鋇薄膜表面粗糙度 圖3-1. 元件備製、分析流程圖
Substrate SiO2 Bottom electrodes C-V、J-E Bottom Electrode Top Electrode 圖3-2.MIM電容結構量測概圖 1. Wafer STD clean. 2. Wet Oxide (10000À).
3. Depsited Bottom electrode. (TiN500À/Al5000À/TiN500À) 4. Treatment Bottom electrode
5. Deposited BST dielectric layer (1000À)
6. Treatment Bottom electrode (1)O2 plasma (10min)
(2)Annealing (40min)
7. Defined Via
8. Etching dielectric layer
10.Depsited Bottom electrode. (TiN500À/Al5000À/TiN500À)
11.Finished MIM capacitor.
第四章 (低頻)實驗結果與討論
4-1 鈦酸鍶鋇薄膜沉積率與蝕刻率
本研究使用整片6吋矽晶片為基板。因此，測試各製程機台均勻性與厚度 控制是相當重要的一環，其中又以介電層沉積率與蝕刻率最為重要，因 此，針對鈦酸鍶鋇薄膜沉積率與蝕刻率進行測試，以期能準確控制介電 層厚度與蝕刻鈦酸鍶鋇薄膜。 4-1-1 鈦酸鍶鋇沉積率分析 在6吋空白矽晶片上以不同時間濺鍍BST (詳細濺鍍條件如表四)， 再將矽晶片切割成小片放入SEM機台觀察試片橫截面，以估算BST沉積速 率，試片取樣位置如圖4-1-1所示，共擷取(A)、(B)兩個部份其距離約為 五公分。BST濺鍍時間分別為90分鐘與150分鐘，圖4-1-2(a)、圖4-1-2(b) 分別為擷取圖4-1所示之(A)、(B)位置;圖4-1-3(a)、圖4-1-3(b)分別為 擷取圖4-1-1所示之(A)、(B) 位置，由圖4-1-2(a)、圖4-1-3(a)可知矽 晶片中間之BST厚度分別為61.9nm、102nm，換算得薄膜沉積速率約為 0.67nm/min，比較圖4-1-1(a)、(b)與圖4-1-2(a)、(b)可知，(A)、(B) 兩點厚度方面誤差約在3%之內，顯示BST薄膜均勻性在可接受範圍。 4-1-2 鈦酸鍶鋇蝕刻率分析 在6吋空白矽晶片上濺鍍BST100nm (詳細濺鍍條件如表四)，與分別 鍍有500nmTiN與500nmAl的矽晶片，一起進行光阻、顯影、蝕刻方式定義 出沒有被光阻遮敝的蝕刻圖案再進入乾蝕刻機台進行蝕刻，此時沒有被 光阻遮敝的蝕刻圖案會被蝕刻離子與氣體進行蝕刻，而有光阻覆蓋的區 域仍會維持原有厚度，最後移除光阻覆蓋區域的光阻，再以機台掃描沒 有光阻覆蓋區域與有光阻覆蓋區域之高度差，將穫得的高度差除以蝕刻時間就可得到該蝕刻條件的蝕刻率，各條件BST、TiN、Al之蝕刻率如圖 4-1-2(a)所示，再分別計算各條件之BST/TiN、BST/Al的選擇比，如圖 4-1-2(b)所示可知，在Ar/Cl2比為80/20時BST/TiN與BST/Al選擇比最 高，顯示在此條件下進行BST蝕刻對Al、TiN結構損傷較小。因此，BST 蝕刻將使用Ar/Cl2比為80/20的氣體比。
4-2 <實驗一>
在electrode1製作不同厚度之BST電容，並在後處理製程中加入氧電漿處 理(詳細製程條件如表一至表六)，以比較BST在氧電漿前後之介電特性。 共四組條件敘述如下: Condition1:底電極經氨電漿處理三分鐘，再沉積BST厚度60nm，經退火 不進行氧電漿處理後覆蓋上電極。 Condition2:底電極經氨電漿處理三分鐘，再沉積BST厚度100nm，經退火 不進行氧電漿處理後覆蓋上電極。 Condition3:同Condition1但退火後，進行氧電漿處理再覆蓋上電極。 Condition4:同Condition1但退火後，進行氧電漿處理再覆蓋上電極。 4-2-1 C-V量測 如圖4-2-1(a)所示為<實驗一>四組條件的電容-電壓圖，量測上電極面積 為0.314Χ10-4 cm2 ，BST厚度為60nm、100nm電容值分別為271、276.5pF， 由結果可知雖然介電層厚度提升但電容值並未下降，反而由271小幅提升 至276.5pF，參考文獻可知這是BST特殊現象，在濺鍍溫度達到BST開始結 晶溫度以上時，隨著厚度提升BST薄膜有較多機會成長成更大的結晶顆 粒，而BST晶粒越大則介電常數亦越大。除此之外，濺鍍較厚的BST也可 相對降低與TaN界面的中介層影響，使整體量測電容值提高也可能是原因之一，以(2.4)式平行板電容計算公式計算其介電常數如下: 可得薄膜厚度為60nm、100nm介電常數分別為58.5、99.45共提升約70%。 另外，比較60nm、100nmBST氧電漿前後，其介電常數有稍稍上升的現象 但並不明顯。 4-2-2 J-E量測 如圖4-2-2(a)所示為<實驗一>四組實驗的漏電流密度-電場圖，如圖可知 隨BST厚度提升其漏電流密度明顯下降，且經過氧電漿處理後薄膜漏電流 密度亦有下降的趨勢，根據文獻可知以濺鍍方式沈積氧化物薄膜時，因 為氧正離子容易由化合物中游離結合成為氧氣跑掉，所以在薄膜裡面中 氧原子便會產生不足的現象，在這些原先氧該在的位置沒有氧，稱之為＂ 氧空缺＂。這些＂氧空缺＂正是造成漏電流的主要來源，而以氧電漿處 理可以使氧離子對薄膜內之氧空缺進行修補，因此可降低薄膜漏電流密 度。最後，觀察漏電流特性發現在electrode1漏電流密度級數偏大，推 測之原因: 1. BST此類氧化物材料在濺鍍時通常會通入氧氣以補充氧原子，而在本
研究中並未通入氧氣，主要原因為希望減少濺鍍時腔體的氧氣含量以 降低氧原子對底電極的滲透，避免產生太大的中介層影響電容值，因 此，在薄膜內造成數量頗多的氧空缺進而導致大量漏電。 2. 由於阻障層材料TaN功函數僅為4.6eV(TiN為3.74eV)，相較Pt電極之 功函數5.6eV要小許多。一般而言，電極功函數為影響漏電流重要原 因;電極功函數越大則漏電流密度越小。 4-2-3 TEM斷面分析 如圖4-2-3(a)、圖4-2-3(b)所示為<實驗一>BST的厚度為60nm之斷面圖， 如圖可知各層厚度控制準確。
4-3 <實驗二>
在electrode2製作不同厚度之BST電容，並在後處理製程中加入氧電漿處 理(詳細製程條件如表一至表六)，以比較BST在氧電漿前後之介電特性。 共四組條件敘述如下: Condition1:底電極經氨電漿處理三分鐘，再沉積BST厚度60nm，經退火 但不進行氧電漿處理後覆蓋上電極。 Condition2:底電極經氨電漿處理三分鐘，再沉積BST厚度100nm，經退火 但不進行氧電漿處理後覆蓋上電極。 Condition3:同Condition1但退火後，進行氧電漿處理再覆蓋上電極。 Condition4:同Condition2但退火後，進行氧電漿處理再覆蓋上電極。 4-3-1 C-V量測 如圖4-3-1(a)所示為<實驗二>四組條件的電容-電壓圖，量測上電極面積 為0.314Χ10-4 cm2 ，由圖可知BST厚度為60nm、100nm電容值分別為297.7、247.5pF，由平行板電容計算公式計算其介電常數如下: 可得薄膜厚度為60nm、100nm介電常數分別為53.41、107.08共提升約100. 48%。而比較60nm、100nmBST氧電漿後，其介電常數分別為52.76、104.85 有些許下降的現象。 4-3-2 J-E量測 如圖4-3-2(a)所示為<實驗二>四組條件的漏電流密度-電場圖，由圖可知 隨BST厚度提升其漏電流密度下降，且經過氧電漿處理後薄膜漏電流密度 亦有下降的趨勢，且electrode2亦與electrode1相同漏電流密度偏高， 顯示鋁電極上制作BST薄膜電容，相較於一般在Pt電極上之漏電流密度要 大上許多。
4-4 <實驗三>
將electrode1進行不同時間之氨電漿處理再濺鍍BST(詳細濺鍍條件如表 一至表六)，目地為分析不同氨電漿處理時間下底電極氧滲透情況，共三 組條件敘述如下:Condition1:底電極經氨電漿處理時間三分鐘，沉積BST厚度約100nm，經 退火、氧電漿處理後覆蓋上電極。 Condition2:底電極經氨電漿處理時間六分鐘，沉積BST、後處理條件與 Condition1相同。 Condition3:底電極經氨電漿處理時間十分鐘，沉積BST、後處理條件與 Condition1相同。 4-4-1 AES縱深分析 進行AES縱深分析BST/TaN界面氧擴散情況，如圖4-4-1(a)到圖4-4-1(c) 分別為氨電漿處理時間3.6.10分鐘之元素分佈圖，發現隨氨電漿處理時 間增加，底電極阻障層(TaN)與氧擴散情況將獲得改善，推測其機制為; 以氨電漿進行底電極表面改質時，由於氨離子的轟極在底電極表面形成 一層結晶顆粒較細的非晶層，使得氧原子擴散路徑加長而改善氧原子滲 透的情況。另外，參考濺鍍(Sputtering)薄膜化技術原理可知，以濺鍍 方法進行薄膜備製過程中，靶材元素移動往基板時，對基板也會形成有 如轟擊的效應，因此，特別是較小的原子(氧、鈦)有機會滲透到更深的 區域，形成氧原子特別容易鑽進TaN薄膜內的現象。 4-4-2 TEM斷面分析 如圖4-4-2(a)為底電極氨電漿處理10分鐘後濺鍍BST之TEM斷面圖，由圖 可知為了使BST能有更好的介電常數，而採用升溫濺鍍使BST因產生結晶 導致表面粗糙度不佳，進而使上電極因為累積BST不平整的表面使上電極 平整度不佳，另外在BST與底電極之TaN界面可觀察到有中介層的產生， 如圖4-4-2(b)為BST與底電極之阻障層TaN介面放大圖，顯示中介層厚度 約為7-8nm。 4-4-3 C-V量測
如圖4-4-3(a)為<實驗二>三組條件之電容對電壓圖，量測上電極面積為 0.314Χ10-4cm2，其介電常數計算如下: 由上可知，隨著底電極處理時間越久其電容值越高，由處理時間僅三分 鐘其介電常數約為103.95，隨著氨電漿處理時間提升至六、十分鐘，其 介電常數分別為110.06、118.34。 4-4-4 J-E量測 如圖4-4-4(a)為底電極處理3.6.10分鐘條件下漏電流密度對電場圖，由 圖可知底電極氨電漿處理時間，並不明顯影響元件之漏電流表現。
4-5 <實驗四>
在electrode1上濺鍍雙層(Multilayer)之鈦酸鍶鋇薄膜(詳細濺鍍條件 如表一至表六)，共三組條件敘述如下: Condition1:底電極經氨電漿處理時間10分鐘，在腔體溫度450。C下沉積 鈦酸鍶鋇薄膜厚度約100nm，再經退火、氧電漿處理後覆蓋上電極。 Condition2:底電極經氨電漿處理時間10分鐘，在室溫下沉積鈦酸鍶鋇薄膜厚度約10nm時間約15分鐘，再將腔體溫度提升至450。C濺鍍鈦酸鍶鋇薄 膜約90nm時間約135分鐘，再經退火、氧電漿處理後覆蓋上電極。 Condition3:底電極經氨電漿處理時間10分鐘，在室溫下沉積鈦酸鍶鋇薄 膜厚度約20nm時間約30分鐘，再將腔體溫度提升至450。 C濺鍍鈦酸鍶鋇薄 膜約80nm時間約120分鐘，再經退火、氧電漿處理後覆蓋上電極。 4-5-1 C-V量測 如圖4-5-1(a)為<實驗四>三組條件之C-V之關係，由於雙層結構無法單獨 計算介電常數，因此以＂等效介電常數＂來代表薄膜之介電常數，共三 組條件計算如下: 由以上結果可知，隨著非晶(Amorphous) BST結構厚度越厚其電容值有下 降的現象;以單層結構時介電常數最高為118.34，在10nm非晶(Amorphous) 結構下其等效介電常數仍有98.15，在20nm非晶結構下等效介電常數降至 83.57。 4-5-2 J-E量測 如圖4-5-2(a)所示，為<實驗四>三組條件之J-E之關係，單層結構漏電流
密度在0.2MV/cm電場下為1.21X10-5A/cm2;漏電流密度偏高。觀察雙層結 構漏電流密度發現，隨著非晶層(Amorphous)結構越厚其漏電流密度明顯 降低，在非晶層厚度為10nm漏電流密度在0.4MV/cm電場下可維持在10-6 A/cm2 以下，而非晶層厚度為20nm漏電流密度在0.3MV/cm電場下可維持在 10-7 A/cm2 以下，推測其漏電流密度下降機制為非晶層結構沒有特定晶格 方向。相對而言，增加了電子穿隧的路徑進而降低漏電流密度。 總結雙層、單層結構之漏電流與電容值特性可知，由於在鋁基電極製作 BST漏電流過大，因此，改以雙層結構的方式來改善漏電流過大的現象， 雖然會使薄膜之電容值有下降的現象，卻可以換得較理想的漏電流密 度，因此在高頻特性探討上仍以雙層結構為較理想。 4-5-3 AFM表面粗糙度分析 如圖4-5-3(a)到4-5-3(c)所示在雙層結構下，隨著非晶層越厚表面 粗糙度有下降的趨勢，表面粗糙度由1.643nm變化為1.345nm，討論其機 制原因如下;以室溫鍍製BST結構為非晶(Amorphous)不會因薄膜內部產 生結晶而導致表面粗糙度產生劇烈變化，因此非晶層之BST越厚其表面粗 糙度會較佳。 4-5-4 XRD薄膜結晶性分析 針對<實驗四>各條件進行XRD之分析，掃描角度為20~60。 ，如圖4-5-4(a) 到4-5-4(c)所示，在單層結構下在31.2。 、36.8。 、45。 均發現BST (110)、 (200)、(111)之波峰，雖其強度並不明顯，但可知在electrode1上以450。 C濺鍍BST薄膜已開始產生結晶的現象，探討BST研究文獻可知，一般而言 BST開始明顯出現結晶波峰多於500。 C以上，而本研究在450。 C就可發現明 顯的BST結晶波峰，推測其原因為;本實驗BST濺鍍率為0.67nm/min，在如 此慢的濺鍍率亦可能是增加BST結晶性的重要原因。
