中 華 大 學

中 華 大 學 碩 士 論 文

P 型金氧半場效應電晶體整合高介電係數介電 層氧化鋯鉿與金屬閘極技術之研究與應用

The Investigation and Application of High-κ Dielectric HfZrO _x and Metal Gate P-MOSFET

Technology

系 所 別：電機工程學系碩士班 學號姓名：M09801043 洪瑞陽 指導教授：吳建宏 博士

中 華 民 國 100 年 8 月

i

摘 要

隨著半導體元件近年來的迅速發展，金氧半場效電晶體因為元件尺寸的微縮皆遵 循著等比例的微縮規範進行，所以其閘極氧化層厚度勢必也要隨著通道尺寸的縮小而 相對縮小。但是伴隨而來的高閘極漏電流卻使電晶體的特性變差，並且令元件消耗的 功率變大。因此，用高介電係數材料取代傳統介電層是刻不容緩的。雖然高介電係數 材料能有效的減少閘極漏電流，但仍有一些相關的問題必須解決。在這幾年學界大量 研究中，高介電常數薄膜氧化鉿(HfO₂)由於其良好的熱穩定性和高的介電係數，而被 視為取代氧化矽作為場效電晶體的閘極氧化層的最佳材料，氧化鉿隨著該薄膜厚度的 減少到 15 奈米，導致電子遷移率(mobility)變得越來越差，固定電荷方面的問題，並 且導致臨界電壓的不穩定。由於介電係數的變化跟晶體結構的改變有著極大的關聯，

相較於氧化鉿(HfO₂)，以氧化鋯鉿 (HfZrO_x)當作閘極介電層材料則擁有高電導，且 改善電荷捕捉的現象使其降低，在電性方面，也擁有較高的驅動電流並可提升介電值 的品質和可靠度，如漏電流、磁滯、介面密度和優越的晶圓級厚度均勻性，在經過一 連串的負壓測試，如溫度或大偏壓的情況下仍然能夠擁有較長的壽命。在我們的研究 中，我們將金屬(Al、Ni)沉積在介電層之上，並製作了金氧半電晶體。為了瞭解其被 應用為閘極介電層的特性，將會量測元件參數，閘極漏電流、遷移率和電晶體特性，

探討使用了氧化鋯鉿 (HfZrO_x)當作閘極介電層材料對於傳統高介電係數介電層帶來 的改善。而我們使用的製程方法，可將不同的金屬應用在金氧半電晶體所使用的閘極 介電層。

關鍵字:閘極介電質、鉿為基底金氧半場效電晶體、氧化鋯、金屬氧化物半導體技術 金屬閘極、高介電係數。

ii

Abstract

With the rapid development in recent years, semiconductor devices MOS transistor

scaling down due to device size ratio of both miniature and follow the specifications, so the gate oxide thickness will inevitably have to reduce as the channel size and relatively narrow . But the attendant while filling high gate leakage current characteristics of transistor variation, and to make the components of power consumption will be great.Thus, high-k dielectrics to replace conventional dielectric layer is urgent. Although utilizing high- dielectrics reduced the gate leakage current effectively, there are still some issues that we have to overcome. In the past few years, hafnium-based high- dielectrics have been identified as promising materials for silicon-oxide replacement due to their excellent thermal stabilities with Si substrate and their high dielectric constants. However, as HfO₂ thickness is reduced, the

-value decreases to 15

nm. Furthermore, HfO₂ suffers from mobility degradation, fixed charge issues, threshold voltage instability, and a

 variation

dependence on crystal structure. Compare to HfO2, the new HfxZr1-xO2 gate dielectric showed: (1) higher transconductance. (2) less charge trapping, (3) higher drive current, (4) reduced C-V hysteresis, (5) lower interface state density, (6) superior wafer-level thickness uniformity, and (7) longer PBTI lifetime. We gave developed an approach to this high-k dielectric, and deposited metal film: (1) Al, or (2) Ni on Si substrate using E-gun followed by oxidation and annealing. The MOS transistors and capacitor devices with HfZrO_x dielectrics were fabricated. To investigate the characteristic of HfZrOx used a gate dielectric, we measured the gate leakage current, mobility and transistor performance.

Therefore, using this approach, we can fabricate HfZrO_x high-dielectric that is suitable in MOSFETs application.

Index Terms:

Metal gate, High-k, Gate dielectric, Hf-based MOSFETs, ZrO

₂

,

MOS technology.

iii

致謝

首先感謝我的指導教授吳建宏博士這兩年的細心指導，當我在研究上遇到困難時，

總是不厭其煩的教導我如何解決問題。在碩士班的兩年當中常常與老師一起運動以及 外出參觀，亦師亦友的關係令我感到非常的快樂。另外也很感謝張國明教授、謝焸家 教授、高瑄苓助理教授以及王泰瑞研究員等口試委員給我許多論文的指導以及建議。

感謝俊哲、竹均、育成、天麟、恩廷、建榮、聲瑋、悳舜、聖文、伯勳、智偉學 長以及哲瑋學長在我碩士班兩年的相伴，感謝有你們與我一起在實驗上的努力。感謝 所有交通大學奈米中心及國家奈米實驗室所有幫助過我的人。最重要的要感謝我的家 人給予我的精神上以及經濟上的幫助，讓我可以無慮的完成碩士班的學業。感謝默默 在背後支持我的婉君，當我感到有壓力時給我適時的幫助。最後要感謝上帝給我那麼 好的生命，讓我可以享受祢所創造的一切。

iv

目錄

中文摘要 ……… i

英文摘要 ……… ii

致謝 ……… iii

目錄 ……… iv

表目錄 ……… v

圖目錄 ……… vi

第一章 簡介 1-1

研究背景與動機……… 1

1-2

^{高介電常數材料的介紹}

……… 3

1-3

^{金屬閘極概述}

……… 5

第二章 基礎的元件物理與製程技術 2-1

金氧半場效電晶體的基礎物理

……… 14

2-2

_{製造科技和實驗工具…}

……… 20

第三章 金氧半電容及高介電常數電晶體製作流程 3-1

^{金氧半電容之製作}

……… 42

3-2

高介電常數之 P 型金氧半場效電晶體製作

……… 43

第四章 結果與討論 4-1

MIS 結構的電性量測………

62

4-2

金屬閘極的 P 型金氧半場效薄膜電晶體電性分析

……… 63

第五章 結論 5-1

結論………

75

參考文獻 76

v

表目錄

第一章 簡介

表 1-1 國際半導體技術發展藍圖……… 12 表 1-2 熱門的高介電材料特性比較……… 13

第二章 基礎的元件物理與製程技術

表 2-1 技術比較……… 41

vi

圖目錄

第一章 簡介

圖 1 - 1 H f O2- Z r O2的 溫 度 組 合 晶 相 … … … 7

圖 1-2 HfO₂-ZrO₂的四方晶體結構示意圖………7

圖 1-3 利用高介電材料能有效降低閘極氧化層漏電流………8

圖 1-4 熱門的閘極氧化層材料和與傳統材料的電容與電流的比較………8

圖 1-5 不同閘極氧化層材料在相同等效氧化層厚度的功率消耗及閘極漏電流比 較………9

圖 1-6 (a)NMOS空乏層的能帶圖………10

圖 1-6 (b)多晶矽閘極的空乏效應對閘極氧化層電容的影響………10

圖 1-7 金屬功函數在矽的傳導帶和價電帶的分佈……… 11

第二章 基礎的元件物理與製程技術

圖 2-1 NMOS 電容結構圖………32

圖 2-2(a)氧化物與半導體的界面能帶的變化圖………32

圖 2-1(b)當跨於 MOS 電容器的電壓有微量的變化時，位於金屬閘極的電荷以及位於 電洞聚集的電荷也會呈現微量的變化………33

圖 2-3 固定氧化層電荷對電容-電壓特性的影響………33

圖 2-4 陷阱電荷所造成的遲滯現象………34

圖 2-5 萃取臨限電壓示意圖………34

圖 2-6 光罩粒子汙染在微影製程中所造成的影響………35

圖 2-7 不同無塵室裡每立方英呎空氣中的微粒尺寸及數量………35

圖 2-8 標準RCA清潔法清洗步驟………36

圖 2-9 電阻加熱之高溫爐管示意圖………37

圖 2-10 利用熱氧化方式成長緩衝層………37

vii

圖 2-11 濕式蝕刻反應機制………38

圖 2-12 離子佈植機原理………38

圖 2-13 高溫退火能夠氧化90%劑量的硼和磷………39

圖 2-14 熱阻絲蒸鍍系統示意圖………39

圖 2-15 化學氣相沉積示意圖(a)熱壁式化學氣相沉積，(b)平行板電漿輔助化學氣 相沉積………40

第三章 金氧半電容及高介電常數電晶體製作流程

圖 3-1 RCA 清潔法清洗矽基板………44

圖 3-2 利用 PVD(雙電子槍蒸鍍系統)沉積高介電氧化層 HfZrOx ，利用 爐管通入 O2和 N2.退火溫度 300^oC , 400^oC , 500^oC………45

圖 3-3 利用 PVD 沉積鋁金屬(熱阻絲蒸鍍系統)厚度 5000Å ………45

圖 3-4 覆蓋光阻並且曝光………46

圖 3-5 利用顯影液 FHD-5 顯影。………46

圖 3-6 進行鋁蝕刻並利用丙酮去除光阻………47

圖 3-7 在氧化層上覆蓋光罩利用 PVD(濺鍍系統)沉積 TaN 厚度 500 Å ………47

圖 3-8 移除金屬光罩………48

圖 3-9 RCA 清潔法清洗矽板………49

圖 3-10 利用爐管沉積氧化層(500nm) ………49

圖 3-11 塗抹光阻並定義源極/汲極並進行曝光………50

圖 3-12 利用顯影液 FHD-5 顯影後並硬烤 3 分鐘………50

圖 3-13 利用 BOE 蝕刻 SiO₂ ………51

圖 3-14 利用丙酮移除光阻後打入離子佈植磷磷，能量為

25KeV

，劑量為

5  10

¹⁵

cm

^-2 定義出汲極和源極的部分，並且通入N₂退火溫度 900 °C，30分鐘…………51

圖 3-15 光阻塗抹後定義閘極並曝光………52

圖 3-16 利用顯影液 FHD-5 並硬烤 3 分鐘………52

viii

圖 3-17 利用 BOE 蝕刻去除氧化層後 SiO2再利用丙酮去除光阻………53

圖 3-18 利用 PVD(雙電子槍蒸鍍系統)沉積高介電氧化層 HfZrO_x (15nm)，爐管通入 O2和 N2，退火 5 分鐘，溫度 400^oC 、 500^oC………53

圖 3-19 塗抹一層光阻並定義第 3 道光罩後曝光………54

圖 3-20 利用顯影液 FHD-5 並硬烤 3 分鐘………54

圖 3-21 利用 BOE 去除在源極跟汲極上的氧化層 HfZrO_x ………55

圖 3-22 利用丙酮去除光阻後利用PVD沉積鋁金屬(熱阻絲蒸鍍系統)厚度5000Å …55 圖 3-23 塗抹一層光阻後定義第 4 道光罩並曝光………56

圖 3-24 利用顯影液 FHD-5 並硬烤 3 分鐘………56

圖 3-25 利用鋁蝕刻液蝕刻鋁後硬烤 3 分鐘………57

圖 3-26 利用丙酮去除光阻定義出源極、閘極、和汲極………57

圖 3-27 塗抹一層光阻後定義第 4 道光罩並曝光………58

圖 3-28 利用顯影液 FHD-5 顯影………58

圖 3-29 利用PVD (雙電子槍蒸鍍系統)沉積Ni並去除光阻………59

圖 3-30 定義出源極、閘極、和汲極………59

圖 3-31 4 道式製程………60

圖 3-33 Agilent 4284………61

圖 3-34 Agilent 4156 C………61

第四章 結果與討論

圖 4-1 HfZrOx薄膜在不同溫度下退火，氧離子的分布情形。………64

圖 4-2 Al/HfZrO_x/p-Si 在不同溫度下退火的電容特性曲線(f=100k Hz) ………65

圖 4-3 Al/HfZrOx/p-Si 在不同溫度下退火的電容特性曲線(f=1M Hz) ………65

圖 4-4 Ni/HfZrO_x/n-Si 在不同溫度下退火的電容特性曲線(f=100k Hz) ………66

圖 4-5 Ni/HfZrOx/n-Si 在不同溫度下退火的電容特性曲線(f=1 M Hz) ………66

ix

圖 4-6 Al/HfZrOx/n-Si P-MOSFET 在溫度 400^oC 下退火的 Id-Vd 特性曲線

(L=4µm) ………67 圖 4-7 Al/HfZrOx/n-Si P-MOSFET 在溫度 400^oC 下退火的 Id-Vd 特性曲線

(L=10µm) ………67 圖 4-8 Al/HfZrOx/n-Si P-MOSFET 在溫度 500^oC 下退火的 Id-Vd 特性曲線

(L=4µm) ………68 圖 4-9 Al/HfZrOx/n-Si P-MOSFET 在溫度 500^oC 下退火的 Id-Vd 特性曲線

(L=10µm) ………68 圖 4-10 Ni/HfZrOx/n-Si P-MOSFET 在溫度 400^oC 下退火的 Id-Vd 特性曲線

(L=4µm) ………69 圖 4-11 Ni/HfZrOx/n-Si P-MOSFET 在溫度 400^oC 下退火的 Id-Vd 特性曲線

(L=10µm) ………69 圖 4-12 Al/HfZrOx/n-Si P-MOSFET 在溫度 400^oC 下退火的 Id-Vg 特性曲線

(L=4 µm) ………70 圖 4-13 Al/HfZrOx/n-Si P-MOSFET 在溫度 400^oC 下退火的 Id-Vg 特性曲線

(L=10 µm) ………70 圖 4-14 Al/HfZrOx/n-Si P-MOSFET 在溫度 500^oC 下退火的 Id-Vg 特性曲線

(L=4 µm) ………71 圖 4-15 Al/HfZrOx/n-Si P-MOSFET 在溫度 500^oC 下退火的 Id-Vg 特性曲線

(L=10 µm) ………71 圖 4-16 Ni/HfZrOx/n-Si P-MOSFET 在溫度 400^oC 下退火的 Id-Vg 特性曲線

(L=4 µm) ………72 圖 4-17 Ni/HfZrOx/n-Si P-MOSFET 在溫度 400^oC 下退火的 Id-Vg 特性曲線

(L=10 µm) ………72 圖 4-18 Al/HfZrOx/p-Si 在不同溫度下退火的電壓特性曲線………73

x

圖 4-19 Al/HfZrOx/p-Si 在 400^oC 下退火的電流特性曲線………73 圖 4-20 Al/HfZrO_x/p-Si 在 500^oC 下退火的電流特性曲線………74

1

第一章

簡介

1.1 背景與研究動機

隨 著 半 導 體 元 件 近 年 來 的 迅 速 發 展 ， 金 氧 半 場 效 電 晶 體 (Metal Oxide Semiconductor Field Effect Transistor, MOSFET) 因為元件尺寸的微縮皆遵循著等比 例的微縮規範進行，所以其閘極氧化層厚度勢必也要隨著通道尺寸的縮小而相對縮小。

根據英特爾(Intel)名譽董事長摩爾經過長期觀察發現得之 “摩爾定律”表示，在一 個尺寸相同的晶片上，所容納的電晶體數量，因製程技術的提升，每十八個月會加倍，

但售價相同；晶片的容量是以電晶體（Transistor）的數量多寡來計算，電晶體愈多 則晶片執行運算的速度愈快，當然，所需要的生產技術愈高明。摩爾定律是簡單評估 半導體技術進展的經驗法則，其重要的意義在於長期，而 IC 製程技術是以一直線的 方式向前推展，使得 IC 產品能持續降低成本，提升性能，增加功能。絕大多數的依 據，為快速增長的計算能力。表 1.1 國際半導體技術發展藍圖。為了實現這個目標，

縮小設備的尺寸是一個必然的趨勢。

根據一階電流-電壓公式， 一個 MOSFET 的驅動電流 I

DS可以被表示為

 

²

2 1

t gs eff n g

dsat

V V

L C W

I    _(1-1)

inv

g

t

C  

₀

A _(1-2)

其中 C

ox 是閘極氧化層之電容值，此電容值主要取決於介電常數及閘極氧化層 的厚度。 μ

n 是電子或電洞的遷移率， W 是通道的寬度， L

eff 是有效通道長度， V

GS

2

是閘極到源極的電壓差，及 V

th 是臨界電壓。為了實現規範的預期，公式上所有的參 數都可以做適當的調整，以進一步提高元件的驅動能力。

最近有許多著重在高介電係數的閘極介電層的研究，而半導體產業也在找尋合適 的高介電係數材料來取代SiON 做為閘極介電層。介電層薄膜的介電常數(κ)值至少要 12以上且最好是落在25-30。而介電層的κ值是與能隙成反比。其中介電層材料的研究 在表1.2列出。

近幾年來，許多研究都以鉿基(Hf-based)當做介電層用來取代 SiO₂ 來降低閘極的 漏電流。然而，大量存在於高介電係數材料中的本體缺陷將同時降低載子遷移率並劣 化元件之可靠度。[1]–[3]。根據研究這些高介電係數材料的本體缺陷亦會增加元件的 閘極引發汲極漏電流(GIDL) [4]。有文獻證實HfO2及ZrO2可以與Si基板間有穩定的介 面[5]，其晶體結構與溫度的關係圖在圖1.1，另外其結構圖在圖1.2。此外，HfO₂ 薄膜 有一個大約20左右的介電常數，這限制了它的可擴展性。我們最近發展了HfZrOx閘極 介電層的堆疊應用[6]–[10]。已經被證明可以改善原本以HfO₂當做閘極介電層有更好 的元件效能以及良好的可靠度。HfxZrOx除了有像ZrO2有穩定的正方晶相結構並且提 高了介電層的κ值。

3

1.2 高介電係數材料的選擇

國際半導體技術協會(ITRS, international technology roadmap for semiconductor ) 在西元2001年指出，為了因應低消耗功率的應用，在2005 年時將會需要用到高介電 薄膜。

1.2.1 高介電係數材料技術

高介電係數材料除了可以保持相同的等效氧化層厚度(EOT，equivalent oxide thickness)並且具有較厚的物理厚度，因此大幅減少直接穿隧電流。根據圖1.3。增加 物理厚度可以顯著地降低穿隧電流跨越絕緣層的機率，因此，以低了電晶體關閉狀態 時的漏電密度[11]。下面公式是介電常數跟厚度的關係式:















high high ox

t

EOT t (1-3)

適合的高介電材料並不多，目前研究最多的高介電材料如表1.2所示。其中因Si3N4薄 膜內部存在很大的內應力[12]；Al₂O₃與Y₂O₃介電常數相對較低且與矽基板間存在較 多介面缺陷[13] ,TiO2與Ta2O5的漏電流對溫度較敏感且與矽基板有相容性不佳等缺點 [14] ，圖1.4表示熱門的閘極氧化層材料和與傳統材料的電容與電流的比較。

1.2.2 理想的閘介電層的選擇及物理特性

在高介電係數材料的選擇上，並非所有高介電材料均可適用在半導體工業中，

一般來說需滿足下列幾項條件：

(1) 合適的介電常數值：介電常數並非越高越好，具太高介電常數的材料，如 SrTiO₃(κ~150-250)與BaTiO₃(κ~200-300)，通常熱穩定性差且容易引起(Fringing Field

4

Induced Barrier Lowering, FIBL)效應[15]，造成短通道特性的劣化、臨限電壓的不穩定，

與閘極控制傳輸電荷能力降低等不利因素。但若介電常數太低，便失去選擇高介電常 數材料的意義，無法利用提升厚度來減少穿遂漏電流的發生。

(2) 足夠的能隙寬度：足夠的能隙寬度除了能夠提高介電材料的崩潰電場外，還能使 介電材料與電極、矽基板間的能障高度(Barrier Height)提高(圖1.4)，降低漏電流。

(3) 與矽基板間的介面品質：好的介面品質能有效降低介面狀態密度，提高通道載子 的遷移率(Mobility)，提升元件的表現。

(4) 熱穩定性：在積體電路製程中，諸如薄膜的退火及摻雜元素的活化等，均需要高 溫熱處理。由於在熱處理過程中，薄膜可能因為高溫而產生相變化，使預期的薄膜由 非結晶相(Amorphous)轉變成多晶相(Polycrystalline)，其晶界可作為擴散通道使漏電流 上升[16]，因此薄膜本身的熱穩定性相當重要。此外，由於大部分高介電薄膜在平衡 狀態下均會與矽基板發生反應，造成一層低介電常數的介面層 生成，成分可能是SiO₂ 或是金屬的矽化物[17]。由於高介電材料的發展即是要降低EOT，但低介電常數介面 層的生成卻會大大提升 EOT，反而使電容降低。

(5) 可靠度:電性上兩個影響可靠度的重要參數包括臨界電壓(Vt)與通道的載子遷移 率(mobility)。Vt 值和絕緣層中的電荷捕捉有關，一般而言高介電常數絕緣層材料有 較 SiO2更高的電荷捕捉機率，可能原因為高介電常數絕緣層其金屬原子和周遭的原 子無法有完美的鍵結。而目前研究的高介電常數絕緣體材料相較起來略遜於 SiO₂其 載子遷移率，可能原因為其介面缺陷所致，雖可用製程上的條件來改善，但仍不如 SiO₂。

綜合以上論點決定採用HfO2及ZrO2由於其擁有高介電係數、較大的能隙寬度及矽 接觸面的熱穩定度。

5

1.3 金屬閘極概述

1.3.1 閘極材料的發展：

早期閘極所使用的材料為多晶矽(poly-si)，其主要原因為所搭配的閘極介電層 為二氧化矽(SiO₂)，兩者有良好的接面特性，產生的缺陷較少；源/汲極可自我對準加 速元件的微縮化;且多晶矽(poly-si)可由離子佈值任意調變閘極的功函數圖 1.6(a) 表 示出 NMOS 空乏層的能帶圖。以利 CMOS 臨界電壓的匹配。當製程發展到 0.1 微米 以下時，多晶矽開始遭遇瓶頸，圖 1.6 (b)表示多晶矽閘極的空乏效應對閘極氧化層 電容的影響。主要為以下兩個缺點:

(1)閘極空乏效應(Gate depletion):

在閘極上方施加偏壓後，由於閘極多晶矽具有半導體特性，因此產生如同一般矽 基板的空乏效應，使得等效氧化層厚度(equivalent oxide thickness)

增加，造成電容值下降，降低元件的效能，使得閘極對通道控制能力減弱，驅動電流 下降。

(2)閘極摻雜硼原子穿透(Boron penetration)：

P 型多晶矽閘極所摻雜的硼原子會在後續高溫製程時，容易穿透閘極介電層產生 表面電荷和改變通道濃度，造成臨界電壓飄移、閘極漏電流增加和閘極介電層薄膜品 質損害。

這些問題在閘極介電層越薄時越趨嚴重，況且二氧化矽厚度到達 1nm 的物理極 限後，漏電流和可靠度的瓶頸浮現，使得用高介電常數的絕緣層材料為閘極介電層勢 在必行，而多晶矽已經不符合往後製程所使用。

6

1.3.2 金屬閘極材料

在製程整合中，金屬的功函數是在選擇金屬閘極材料一個非常重要的考量因素，

因為直接關係到元件的臨界電壓(1-4)和電器特性(1-5)。

 

ox

bs B a si B

fb

th

C

V V qN

V 





  

 ^{2 2}

2

(1-4)

^ _ ^  ^  ^

²

_ ^

2

^ds

ds th gs ox n

d

m V

V V V L C

I W 

(1-5)

因此選擇適當的閘極材料，使得 N 型和 P 型的電晶體能夠達到一致且足夠小 的臨界電壓，以獲得較高的驅動電流。所以要求做為 N 型電晶體閘極，其金屬功函 數越接近矽的導電帶(conduction band 4.1eV)越好，而要做為 P 型電晶體，其功函數必 須接近矽的價電帶(valence band 5.1eV)越好。圖 1.7 為一般常用的金屬功函數在矽的 傳導帶和價電帶中的分佈。除了純金屬之外，雖然其他像是金屬氧化物、金屬氮化物、

金屬合金和金屬矽化物等都是有可能成為金屬閘極的材料，但由於這些材料功函數會 隨著成分不同而改變，所以無法經由計算得知確切的功函數。

7

圖 1-1 HfO2-ZrO2的溫度組合晶相圖[17]

圖1-2 HfO₂-ZrO₂的四方晶體結構示意圖

8

圖 1-3 利用高介電材料能有效降低閘極氧化層漏電流

圖1-4 熱門的閘極氧化層材料和與傳統材料的電容與電流的比較

9

圖 1-5 不同閘極氧化層材料在相同等效氧化層厚度的功率消耗及閘極漏電流比較 (B-Y Nguyen, 6th TRC October 27-28, 2003 Motorola)[18]

10 (a)

圖 1.6 (a) NMOS空乏層的能帶圖

(b)

圖 1-6(b)多晶矽閘極的空乏效應對閘極氧化層電容的影響。

11

圖 1-7 金屬功函數在矽的傳導帶和價電帶的分佈。

12

表 1-1 國際半導體技術發展藍圖。

Manufacturable solutions exist, and are being optimized Manufacturable solutions are known

Interim solutions are known 

Manufacturable solutions are NOT known

Year in Production 2009 2010 2011 2012 2013 2014 2015

DRAM 1/2 Pitch (nm) 50 44 40 36 31 27 24

MPU/ASIC 1/2 Pitch (nm) 54 45 38 32 27 24 21

Physical Lgate for High Performance logic (nm)

29 27 24 22 20 18 17

EOT:Equivalent Oxide Thickness (nm)

Extended planar bulk 1 0.95 0.88 0.75 0.65 0.55 0.53

UTB FD 0.7 0.68 0.6

MG 0.77

V_t,sat: Saturation Threshold Voltage (mV)

Extended Planar Bulk 285 289 294 291 295 309 302

UTB FD ^{221 221 220}

MG ²⁰⁶

J_g,limit: Maximum gate leakage current density (kA/cm²)

Extended Planar Bulk 0.65 0.83 0.9 1 1.1 1.2 1.3

UTB FD 1.1 1.2 1.3

DG 1.3

I_d,sat: NMOS Drive current (μA/μm)

Extended Planar Bulk 1210 1200 1190 1300 1450 1580 1680

UTB FD 1470 1520 1670

MG 1490

13

表 1-2 熱門的高介電材料特性比較。

14

第二章

基礎元件物理及製程技術

2.1 金氧半場效電晶體的基礎物理

本 章 是敘述 有關於 金 氧 半場效 電 晶體 (Metal-Oxide-Semiconductor-Field-Effect Transistor, MOSFET)的基礎，MOSFET與其他的電路元件連接在一起具有電壓增益與 信號功率增益的效能。MOSFET已經被廣泛的使用在數位電路上，而因為其尺寸相當 小，所以數千、數萬顆MOSFET元件可以被製造在同一個積體電路(integrated circuit) 上。毫無疑問的，MOSFET是目前積體電路設計的核心。

MOSFET的主體是金屬-氧化物-半導體(Metal-Oxide-Semiconductor)結構，也就是 MOS電容(Capacitor)。所以本章會加以介紹有關於MOS電容的特性以及理論基礎。

2.1.1 MOS電容的C-V特性

MOS電容(Capacitor)是金屬-氧化物-半導體(Metal-Oxide-Semiconductor)結構表 示在圖2.1，是在一個半導體基板上有一層薄膜氧化層並且在最上層有一層金屬當上 電極。這第二層金屬層與半導體之間形成歐姆接觸被稱為缺陷接觸。該結構是一個P 型基板。我們將此稱為N型MOS電容是因為在反轉層裡吸引電子。

MOS電容結構是MOSFET的核心。可以從MOS元件的氧化物半導體接面獲得電 容-電壓(C-V)特性得到重要資訊。元件的電容值可以定義為:

V C Q



 

(2-1)

其中 是在平行板上電荷的微分變化量，其為跨於電容器上的電壓的微改變量 的函數。電容量是一個小訊號或者是ac的參數，其量測方法為將一個小的ac電壓附 加在一個外加dc閘極電壓上所量到的結果。因此，電容也是外加dc閘極電壓的函數。

15

以下三種操作情況在MOS電容器的討論是很重要的: 聚集(accumulation)、空乏 (depletion)以及反轉(inversion)。對於一個p型基板的MOS電容器，在閘極上外接負電 壓，則於氧化物與半導體的界面上將會有一層電洞的聚集層於半導體內，其能帶的變 化圖如圖2.2(a)所示。當跨於MOS電容器的電壓有微量的變化時，位於金屬閘極的電 荷以及位於電洞聚集的電荷也會呈現微量的變化，如圖2.1(b)所示。就如平行板的電 容器一樣，這些微小變化量的電荷密度主要是發生在氧化層的邊緣處。對這種聚集情 況而言，MOS電容器的單位面積電容C′主要為氧化物的電容所貢獻

 

ox ox

ox

t

C acc

C _{  } 

(2-2)

外加一個正電壓於MOS元件的閘極會於半導體內部產生空間電荷區，其能帶如 圖2.2(a)所示。在這種情況下的電荷分布如圖2.2(b)所示。此情況的MOS電容器的單位 面積電容應為氧化物電容與空乏區電容串聯的結果。當跨於MOS電容器的電壓有微 量的變化時，空間電荷區的寬度也會產生微量的變化。相對應的電荷密度微小改變量 如圖所示。

考慮理想電容器的C-V特性，我們將假設氧化物之中的陷捕電荷是零，而且在氧 化物跟半導體介面處也沒有陷捕電荷，電容會因為電壓的不同而有下列幾種現象。

2.1.2 MOS氧化層缺陷之型態

MOS結構中，氧化層缺陷是影響電性的關鍵，Deal[21]於1978年對SiO2/Si 結構 的氧化層缺陷做整理，其缺陷型態分別為以下幾種：

一、界面陷阱電荷（Interface Trapped Charge）

介面捕獲電荷位於Si與SiO2界面處，其形成原因有三種：

16

（1）Si晶格表面處週期性排列的中斷所留下的未飽和懸空鍵或氧化過程所引起的陷 阱。

（2）金屬離子雜質。

（3）離子輻射或類似的斷鍵過程所引起，如熱載子。

界面陷阱電荷可以捕獲電子或電洞，因此可帶正或負的電荷，基本上界面陷阱 電荷可藉由適當的退火(Annealing)，或是選擇具備低阻陷的晶片，如<100>面的矽晶 片，來降低其電荷濃度。高頻電容值與施加的偏壓有關，界面陷阱電荷並不會對高 頻訊號作回應，它只會回應非常小改變的偏壓訊號(dVG/dt)，因此界面陷阱電荷會 隨著偏壓的改變，造成需要多餘的電荷補充或消耗，導致高頻

C-V

曲線產生扭曲。

二、氧化層固定電荷（Fixed Oxide Charge）

氧化層固定電荷分布在距離SiO2/Si界面約2nm的SiO2內，主要形成原因由於氧 化過程中或在氧化結束後的回火條件因素，矽原子未完全氧化所造成過多的矽正離 子；根據氧化層生長原理可知，氧原子必頇通過已生長的氧化層才能到達SiO2/Si界 面與矽原子作用生長成氧化層，所以在SiO₂/Si界面附近的SiO₂總是較缺乏氧而有過 多的矽正原子，形成氧化層固定電荷。但是在high-k/Si結構中則是正、負電荷型態 都有。氧化層固定電荷的存在會影響平帶電壓以及臨限電壓的位移，由圖2-3可看出 其影響性。以P-type基板而言，正的固定氧化層電荷越多，平帶電壓會往負電壓方向 移動，便造成V_FB向左邊移動而影響對臨限電壓的估計。

17

三、氧化層陷阱電荷（Oxide Trapped Charge）

氧化層捕獲電荷形成主要原因是離子輻射(Ionizing Radiation)、FN穿隧或者熱載 子效應(Hot-Carrier)造成氧化層的缺陷捕獲通過的電子或電洞，故氧化層捕獲電荷可 以是正電荷、負電荷或者電中性，且與氧化層品質有關，而氧化層捕獲電荷又可稱為 慢速捕獲缺陷(Slow Interface State)，通常使用回火來將電荷消除而成中性捕獲(Neutral Trap) [19]。我們可藉由高頻C-V曲線的變化來觀察氧化層捕獲電荷的影響性，對一個 理想的介電層而言，在量測高頻電容時，不論從聚積區電壓掃到反轉區電壓，或從反 轉區掃到聚積區電壓，兩者所量出的高頻C-V曲線應當相互重疊。但實際上兩者所量 出的曲線會有差異，由於初始施加的偏壓不同，捕獲電荷造成兩者有迴路的情形產生，

稱為遲滯現象(Hysteresis Effect)，如圖2-4。我們可藉由遲滯迴路以及兩條C-V曲線的 平帶電壓差值來判斷氧化層捕獲電荷的型態和數量。

四、可移動的游離電荷（Mobile Ionic Charge）

在半導體製程的過程中，很容易在氧化層中存在一些可移動的正 電荷，這些正電荷的來源主要有以下幾種：

（1）在清潔晶片的過程中引入鈉離子Na⁺或鉀離子K⁺

（2）在濕氧氧化過程中水氣中的氫離子H⁺進入氧化層中

（3）氧化層中因缺少氧而造成的氧空位Vo⁺

以上幾種正電荷因為在氧化層中是可以移動的，所以稱為可移動的游離電荷；移動離 子電荷可以在氧化層內來回移動，並使得C-V曲線沿著電壓軸產生偏移。因此，在元 件製作時頇特別注意以消除移動離子電荷。

18

2.1.3 平帶電壓(V

_FB

)與金屬功函數(Φ

_ms

)之計算

一、平帶電壓（Flat-band Voltage, V

_FB

）之計算

當電容進行電荷充放電過程，界面層將捕捉相當的電荷量，因而造成操作電壓 的偏移，檢視的值即為平帶電壓(V_FB)，當其值過大時，絕緣層的品質將因而下降，

文獻之研究[20,21]已有針對各種製程方法進行可靠度之測詴，利用C-V與I-V曲線之 偏移，了解載子在介電層中的行為模式，但仍沒有一定之定論，主要受到界面層的 影響，因而產生較為複雜的傳導模式。平帶電壓的計算方式如下所示：

先藉由基板之ρ計算NA (for p-type)

^p

A p

A

N q

q

N   

    



  1 1

(2-3)

其中

μ

p為矽電洞遷移率單位

cm

²

/V-s，ρ

為電阻率單位

Ω-cm，

再藉由C_FB求V_FB :

T s A

A o s

s D

s

D

V

qN N

q L kT

C

⁰

2 0

0

 











 _{ }



(2-4)

其中

C

D為空間電荷區電容，L_D為空間電荷寬度，基板介電係數

ε

_S ^{= 11.9，}

ε

₀ ^{= 8.854×10-14 F/cm，V}T = = 0.0259 eV。

^{a c c D}

D a c c

FB

C C

C C C



 

(2-5)

如圖所示，最後比對C-V曲線C_FB對下來的電壓值即為V_FB。

19

二、金屬閘極功函數（Workfunction,Φ

ms

）之計算

利用不同閘極介電層厚度的電容，量測其平帶電壓對等效氧化層厚度關係圖，

金屬的功函數是Φ_m，半導體電子親和力為χ，χ_i則是介電層電子親和力。茲定義Φ'_m 為一修正的金屬功函數即電子從金屬注入到介電層導電帶的電位，χ'定義為一個修 正的電子親和力，Φ_s0則為表面電位。

2.1.4 臨限電壓（Threshold Voltage,V

_T

）

臨限電壓是MOSFET最重要的參數之一，利用I_DS-V_GS特性圖可萃取電晶體的臨界 電壓，如圖2.5所示，所用方法為線性區的切線近似法。利用元件操作在線性區的範 圍，即在一很小的汲極電壓範圍時，設定汲源極電壓為0.1 V，對I_DS-V_GS曲線圖形作 微分可以得到轉導的最大值，由其所對應的VGS在IDS-VGS曲線上的點作切線，其與電 壓軸的交點即為臨界電壓。

20

2.2 製程技術和實驗工具

2.2.1 無塵室

從事半導體製造的公司通常需要有雄厚的資金，其中主要原因就是她們需要一個 乾淨無污染的空間來製作積體電路，尤其是在黃光微影的過程，更是非常注重。假設 有顆灰塵附著在晶片或者光罩上，有很大的機會使得電路短路，良率降低而導致巨大 的損失。根據統計，在晶圓片上只要多一粒灰塵，就會使得一間晶圓製造廠的年度損 失超過 130 萬美元。舉個例子來說，當灰塵顆粒進入閘極氧化層中，會增加其導電特 性，使得元件因為薄膜承受不了閘極施加的電壓而鑿穿，損壞元件。最重要的是在黃 光微影的過程中，必須灰塵顆粒降到最少，因為這些顆粒附著到光罩上，就會使得在 微影製程中,造成負光阻上產生細孔，或者在正光阻上留下殘餘物。在蝕刻過程中，

這些殘餘物和細孔就會轉移到晶圓表面，引起缺陷。現在積體電路製作上需要經過好 幾百道黃光微影等步驟，光罩上的粒子就成了影響良率的重大關鍵。其他像是在離子 佈值得過程中，灰塵顆粒會擋住佈值離子造成不完全的接面。在金屬化的過程中，灰 塵很有可能使得金屬線斷裂，或者兩條金屬線短，這些都是灰塵可能對元件的特性造 成影響，圖 2.6 表示光罩粒子汙染在微影製程中所造成的影響。

這些灰塵顆粒較大者可以利用氮氣槍來將以處哩，但隨著尺寸的微縮，氮氣槍雖 然可以將較大顆粒的灰塵除去，但同時也會增加晶圓表面較微小的顆粒，

所以如何將晶片製造過程中，灰塵數目降到最少，是半導體業者的一大難題。

將空間中的溫度、溼度、灰塵、氣流、風速等等控制在一定的定值內，這空間我 們就稱為無塵室。無塵室分類標準是由公制和英制的組合如圖 2.7。在十級的無塵室 是指在每立方英尺中，直徑大於 0.5 微米的粒子數目要少於 10 顆。在一級的無塵室 須達到每立方英尺中，直徑大於 0.5 微米的微粒數量少於 1 顆。而在最高級 M-1 使用 的單位卻是公制單位，每立方公尺內其直徑大於 0.5 微米的微粒數目必須少於 10 顆。

21

但無塵室的成本龐大，業者們為了降低成本，通常只有在製程區材設計擁有最高 等級的無塵室，設備區則是較低等級的無塵室，而無塵室的氣壓永遠比非無塵室的區 域還高，避免開門時造成空氣流動而帶進微粒。同樣的不同等級的無塵室，高等級的 區域氣壓要比較低等級的區域還高。

2.2.2 晶圓清洗

在積體電路製程中，晶圓清洗之技術及潔淨度是影響晶圓製程良率、元件品質及 可靠度最重要的原因之一，而在成長熱氧化物之前的清洗步驟是製程中所以清潔步驟 最關鍵的一環，因為之後所成長的閘極氧化層品質與晶圓表面潔淨度有關，最常使用 的晶圓表面清洗步驟為濕式化學法。

標準的 RCA 清洗步驟如圖 2.8，包含了去離子水的沖洗、硫酸溶液的氧化反應、

稀釋過的氫氟酸蝕刻氧化物及 SC-1 和 SC-2 去除表面微粒、金屬或有機物。

利用硫酸和雙氧水產生激烈的放熱反應，使的溶液溫度上升至75~80度，形成 H2SO5，H2SO5有很強的氧化能力，能有分解氧化有機物，隨後利用稀釋過的氫氟酸 (HF : H₂O = 1:100)來蝕刻硫酸溶液反應所產生的氧化層。接著浸泡SC-1溶液去除晶圓 表面的微粒：其原理是利用雙氧水在晶圓表面形成氧化層，同時氨水會溶解oxide。

由於微粒子是以凡得瓦力吸附於晶圓表面，SC-1氧化加蝕刻的作用，會拉開微粒子與 silicon表面的距離，降低兩者接觸面積，進而減弱凡得瓦力，最終微粒子會因吸附力 不足，脫離表面而被溶液帶走。浸泡SC-2溶液，主要是利用其高氧化能力和強酸特性，

將金屬與有機物自晶圓表面移除。強烈的氧化作用，可以使得金屬離子化溶解於酸性 溶液中。SC-1和SC-2之間要利用稀釋過後的氫氟酸將SC-1殘留下的氧化物給去除。

最後以去離子水沖洗殘留下的氫氟酸，在利用氮氣槍或者旋乾機去除表面水分。

22

2.2.3 加熱製程

加熱製程通常是在高溫爐管中進行，高溫爐一般是由五個系統所組成：控制系統、

製程爐管、氣體輸送、氣體排放和裝載系統，依照石英管和加熱器的位置可分為水平 式和直立式兩種

直立式爐管是目前半導體業者較多使用的方式，因為其佔地面積小、微粒汙染較 低、能處理較大量的晶圓、均勻性也較佳、維修成本也較低。尤其爐管放置和晶圓裝 載系統垂直放置，可節省無塵室的空間，並且垂直放置所以灰塵只會掉在最上面的晶 圓上。

本實驗利用水平式爐管高溫爐，如圖2.9，將晶圓放置在石英舟上，晶舟是放在 一個碳化矽所製的承載台上，載有晶圓慢慢推進石英爐管中，並將晶圓放到爐管的溫 度平坦區進行加熱製程，加熱反應製程後慢慢的拉出，以避免突然的溫度變化而使晶 圓彎曲。

熱氧化法是到目前為止最常被利用來成長二氧化矽氧化層，也是目前矽成為 IC 產業之主要半導體材料的關鍵。因為砷化鎵不能產生一層穩定且附著在砷化鎵上的絕 緣層。圖 2.10 表示利用熱氧化方式成長緩衝層。

常見的熱氧化法有兩種：乾氧化法(Dry oxidation)和濕氧化法（Wet oxidation），

其反應式如下：

solid O2 gas SiO2solid

Si

  (2-6)

solid 2H2O gas SiO2solid 2H2 gas

Si

   (2-7)

23

2.2.4 微影技術

微影技術又稱為 IC 製造的核心，在 IC 的製造上有許多的地方都必須使用微影技 術，例如離子佈植的區域，金屬線的接觸點等。微影技術是將設計好的圖案從光罩或 者倍縮光罩上轉印到晶圓表面的光阻上時所用的技術。

一、曝光工具

傳統的曝光工具為接觸式曝光機，光罩與晶圓上的光阻直接地接觸，紫外光直接 從光罩上的透明區域穿過而將光阻曝光，這種方式解析度良好但表面容易產生微粒，

使得元件良率降低，光罩壽命也比較短。為了增加良率，工程師採用了另一種方式曝 光，稱之為鄰接式，將光罩放置在距離光阻約10~20微米的地方，這種方式光罩壽命 就比接觸式長很多，不過由於光罩跟晶圓有段距離，解析度較為不好。為了提昇解析 度又同時可以減少微粒的汙染，投影式曝光系統就被發展出來，在光源跟光罩中間放 置透鏡，減少光的散射，改善解析度。

近年來科技發展迅速，元件尺寸不斷的微縮，步進機已經慢慢取代了投影式的曝 光系統，步進機的光罩上的圖案比例比所要轉移的圖案大，透過曝光系統能夠將光罩 上的圖案縮小，曝光在某一個區域，但由於每次曝光只能在晶圓上的一小部分區域，

所以需要重複曝光許多次。步進機的優點是元件的良率及解析度較高。

二、光罩

光罩所使用材質一般是石英片或玻璃，接著鍍上一層鉻金屬當作阻擋層，隨後旋 塗上正光阻，利用電子束或者雷射雕刻圖形，經過顯影蝕刻步驟，在利用丙酮將光阻 去除，完成了光罩的製作。

光罩是積體電路製造中最重要的一環，光罩有任何缺陷都會被投射到晶圓表面，

極使是很小的缺線都會影響晶片的良率。為了避免這個情形，半導體業者改用搭配步 進機的倍縮光罩來進行微影製程，即使倍縮光罩上有一些微粒，光罩步進機都可以大 大減少這些微粒在晶圓上產生缺陷的機會。

24

三、光阻

光阻是一種感光材料，用來暫時塗佈在晶圓片上，只對紫外線感光，由於光阻不 會對黃光感光，所以半導體工廠都使用黃光來照明微影技術區域，所以又稱為黃光區、

光學區。光阻有兩種：正光阻和負光阻。

正光阻主要成分為樹指，在曝光之前已經是交連狀聚合體，經過曝光後，曝光區 域的交連狀聚合體會因為光溶解化作用產上反應的光化學反應而斷裂軟化，然後在被 顯影劑所溶解，留下未曝光的區域。半導體工廠目前都使用正光阻，因正光阻不會吸 收顯影劑，能夠達到較高的解析度，所產生的圖像與光罩圖案相同，但由於正光阻附 著力較差，須經過 HMDS 來增加其附著力。

負光阻主要成分為橡膠，曝光部分會因為光化學反應而變成交連狀聚合物極高分 子化，並且在顯影後變硬而保留在晶圓的表面上，未曝光的區域則會被顯影劑所溶解，

由於負光阻會吸收顯影劑，造成光阻膨脹效應，扭曲圖案，解析度變差，半導體業者 直到 3 微米製程前還是使用負光阻，主要是負光阻附著力較佳且價格便宜。

四、圖案轉移步驟

將晶圓經過清洗後，將晶圓放置在 120^oC 的熱平板上做預烤的動作，主要是為了 去除晶圓表面的濕氣，避免較差的附著力導致光阻的圖案化失敗，接著將晶圓放置 HMDS(hexa-methylene-di-siloxane)烤箱內，是為了改善有機物光阻和基板間的附著力，

使得親水性的表面能夠均勻的圖上光阻。 接著將晶圓放置在真空吸盤上，在晶圓中 心點滴上 2-3 cc 的液態光阻，晶圓加速旋轉到固定的轉速，這時間持續約 30 秒，轉 速通常為 1000-10,000 轉，形成的光阻厚度約 0.5 to 1 微米，光阻的附著力跟厚度有很 大的關聯性。

經過旋鍍光阻的步驟後，將晶圓放置在 90^oC 的熱平板上做軟烤的動作，這步驟 是要移除光阻上的溶劑，增加光阻和晶圓的附著力，接著將晶圓及光罩在光學曝光系 統下對準，使用紫外光來對光阻做曝光的動作。曝光後的晶圓經過顯定影後，晶圓放

25

置在 120^oC 的熱平板上做硬烤的動作，這主要也是增加顯定影後留下來的光阻圖案跟 晶圓的附著力。接著就是將晶圓浸泡在蝕刻溶液中，這溶液不會侵蝕光阻，而是把未 受到光阻保護的區域給蝕刻掉，最後浸泡丙銅將光阻去除，得到我們想要的圖形。

2.2.5 溼式蝕刻

最早的蝕刻技術是利用薄膜和特定溶液會產生化學反應來去除未被光阻覆蓋的 部份，這種蝕刻方式稱為溼式蝕刻。由於化學反應本身不具方向性，因此濕式蝕刻過 程為等向性，所以要利用溼式蝕刻來處理一個圖形尺寸小於3微米的圖案是不可能的，

但對於3微米以上的線寬，溼式蝕刻仍然為一可選擇採用的技術。

溼式蝕刻之所以在微電子製作過程中被廣泛的採用乃由於許多優點，例如低成本、

高可靠性、高產能及優越的蝕刻選擇比。但是溼式蝕刻仍有以下的缺點：(1)需花費 較高成本的反應溶液及去離子水；(2)化學藥品處理時人員所遭遇的安全問題；(3)光 阻附著性問題；(4)氣泡形成及化學蝕刻液無法完全與晶圓表面接觸所造成的不完全 及不均勻的蝕刻；(5)廢氣及潛在的爆炸性。

濕式蝕刻過程可分為三個步驟：(1)化學蝕刻液擴散至待蝕刻材料之表面(2) 蝕刻 液與待蝕刻材料發生化學反應；(3)反應後之產物從蝕刻材料之表面擴散至溶液中，

並隨溶液排出。三個步驟中進行最慢者為速率即為整個反應速率。濕式蝕刻的速率通 常可由改變溶液濃度及溫度予以控制。

一、矽蝕刻

在半導體製程中，單晶矽與複晶矽的蝕刻通常利用硝酸(HNO₃)與氫氟酸(HF)的混 合液來進行。此反應是利用硝酸將矽表面氧化成二氧化矽

2 2

2

3 SiO 2H O 4NO

4HNO

Si

    (2-8)

利用氫氟酸將形成的二氧化矽溶解去除

O 2H SiF H 6HF

SiO₂

 

_{2 6}



₂

(2-9)

26

在某些應用中，常利用蝕刻溶液對於不同矽晶面的不同蝕刻速率加以進行。例如 使用氫氧化鉀與異丙醇的混合溶液進行矽的蝕刻。這種溶液對矽的(100)面的蝕刻速 率較(111)高出約100倍左右，因此在(100)平面方向的晶圓上，蝕刻後輪廓將形成V型 的溝渠。

二、二氧化矽蝕刻

在微電子元件製作應用中，二氧化矽的溼式蝕刻通常採用氫氟酸溶液加以進行，

如圖2.11 濕式蝕刻反應機制所示。而二氧化矽可與室溫的氫氟酸溶液進行反應，但 卻不會蝕刻矽基材及複晶矽。反由於氫氟酸對二氧化矽的蝕刻速率相當高，在製程上 很難控制，因此在實際應用上都是使用稀釋後的氫氟酸溶液，或是添加氟化銨(NH₄F) 作為緩衝劑的混合液，來進行二氧化矽的蝕刻。氟化銨(NH4F)的加入可避免氟化物離 子的消耗，以保持穩定的蝕刻速率。而無添加緩衝劑氫氟酸蝕刻溶液常造成光阻的剝 離。典型的緩衝氧化矽蝕刻液(BOE : Buffer Oxide Etcher)對於高溫成長氧化層的蝕刻 速率約1000Å /min。

三、鋁蝕刻

鋁或鋁合金的濕式蝕刻主要是利用加熱的磷酸、硝酸、醋酸及水的混合溶液加以 進行。典型的比例為73%的磷酸、4%的硝酸、3%的醋酸及19.5%的水。而一般加熱的 溫度約在45°C左右，溫度越高蝕刻速率越快，一般而言蝕刻速率約為3000 Å /min，

而溶液的組成比例、不同的溫度及蝕刻過程中攪拌與否都會影響到蝕刻的速率。

蝕刻反應的機制是藉由硝酸(HNO3)將鋁氧化成為氧化鋁(Al2O3)，接著再利用磷酸 (H₃PO₄)將氧化鋁予以溶解去除，如此反覆進行以達蝕刻的效果。在濕式蝕刻鋁的同 時會有氫氣泡的產生，這些氣泡會附著在鋁的表面，而局部地抑制蝕刻的進行，造成 蝕刻的不均勻性，可在蝕刻過程中予於攪動或添加催化劑降低介面張力以避免這種問 題發生。

27

2.2.6 離子佈值

離子佈植是將帶電的離子，予以高電場加速引入半導體中，改變半導體的電特性，

佈植能量介於1 keV到1 MeV，導致離子分布的平均深度範圍由10 nm到10 μm。在 離子入射進入靶材中，會與其中之原子產生碰撞而喪失能量，直到停止在某一深度為 止， 圖顯是中等能量的離子佈值機台，離子主要是利用燈絲加熱分解氣體(如BF₃ 或 AsH)解離出硼離子或者砷離子，接著施加電壓約40 kV 使得離子移動到質譜分析器，

加以過濾，只讓特定的離子通過，進入加速管。而進入加速管內的離子經加速腔體的 電壓加速至所需的能量之後，便沿著射束傳輸線傳送至靶室，並藉由聚焦與掃描系統 將離子束植入於靶材上，其結構組成如圖 2.12所示。離子佈植製程提供了較好的摻 雜控制，因為擴散製程中擴散物的濃度和接面深度無法被獨力控制。離子佈植可以由 離子束的電流和佈植的時間來控制濃度，接面深度可以由離子的能量來控制。

2.2.7 退火

退火(Anneal)是它的原理是利用熱能(Thermal Energy)，將物體材料的缺陷消除，

並使佈植離子雜質呈現活性化，以及恢復遭損毀矽結晶如圖2.13。一般的回火過程，

大致上可以依照溫度高低而區分以下三個階段：

復原:當物體進行退火的溫度較低時，因為熱能所提供的能量僅足以讓所含有的 缺陷(如:離子分佈不均、差排)，進行分佈的重整以達到較穩定的狀態，但無法對晶 粒的結構產生任何的變化。

再結晶:如果退火的溫度調高，使得物體內的缺陷得以因原子結構的重排而降低，

進而產生無差排(Dislocation Free)缺陷的晶粒時，其內應力將因差排及缺陷密度的降 低而急劇的下降。

晶粒成長：假如進行退火的溫度高於再結晶階段，所形成的晶粒就有足夠的能量 克服晶粒的表面能(Surface Energy)時，這時較大晶粒便開始消耗較小的晶粒，而後在 此過程中不斷的成長、壯大，物體的內應力將進一步的降低。

28

顯然的，整個退火製程的快慢，完全取決於進行退火所使用的溫度。溫度愈高，

物體進行退火所需要的時間也就愈短。退火製程的目的，是要消除物體內應力或其他 外來因素所導致的缺陷，使物體的結構得以重整。

傳統的離子佈值退火是利用類似熱成長系統的方式。這種方式需要比較長時間和 高溫去解決離子佈值造成的缺陷，但這樣的退火可能會造成摻雜物的擴散，這是在隨 著尺寸微縮下的電晶體所不能容許的。先進的半導體工廠通常快速退火爐來進行離子 佈值後的退火處理，因快速退火爐能夠在幾百秒內使得晶圓完成退火的動作，能夠省 下大量的時間並且能準確的控制晶圓的溫度和晶圓內部的溫度均勻性，造成摻雜物極 少量的擴散。表 2.1 為傳統退火方式和高速退火之比較。

29

2.2.8 介電層沉積

一、物理氣相沉積

物理氣相沉積(PVD):是指藉由加熱或者濺射等步驟將固態材料氣化，使蒸氣在 基板表面凝結形成固態薄膜，許多積金屬和金屬化合物像是鋁、鈦、氮化鈦等都常利 用 PVD 來沉積。物理氣相沉積主要可以分為三種: 電阻加熱蒸鍍法、電子鎗蒸鍍法 和濺鍍法。

電阻加熱蒸鍍法：鋁的熔點(攝氏 600 度)和沸點(攝氏 2519 度)都相當低，所以 鋁很容易在低壓下就氣態化。在 IC 製程中，熱蒸鍍機廣泛被用來沉積鋁薄膜，以形 成閘極和金屬線。圖 2.14 為熱蒸鍍系統示意圖。此製程必須要在高真空的環境下進 行，大約是 10^-6托，以降低水氣和氧氣的含量。避免與鋁反應產生電阻率較高的氧化 鋁。其原理為將大量電流流過金屬靶材使時加熱，當金屬靶材達到其熔點時開始氣化，

其蒸氣接觸到晶圓表面時會再度凝結在晶圓表面形成薄膜。

電子鎗蒸鍍法：因燈絲加熱會釋放鈉，造成薄膜汙染與較差的階梯覆蓋，為了解 決問題，電子鎗加熱就被發展來氣化金屬。電子束射入到坩堝的金屬上，並將金屬加 熱到氣化的溫度，除了靶材外其他外圍的並不會熔化，這樣可以避免來自外界的汙染。

電子鎗蒸鍍優點是可以同時蒸鍍不同金屬沉積其合金，缺點是無法達到濺鍍沉積的效 果，且電子撞擊金屬靶材所產生的Ｘ光輻射也會造成元件的損傷。

濺鍍法:是利用在真空中通入氬氣，在適當的壓力下氬氣受到電場影響，腔體內 的自由電子撞擊氬分子，造成氬氣解離產生二次電子與氬離子，離子受到靶材負電位 的影響，加速撞擊靶材，將靶材上的金屬撞擊出，沉積在基板上。主要優點為大尺寸 時厚度控制較佳，整體製造成本較低，缺點是設備較為昂貴，跟換靶材不易，階梯覆 蓋率較差。

30

二、化學氣相沉積

化學氣相沉積是利用熱能、電漿、或者紫外光等形式的能源，讓氣體在固體表面 上發生化學反應，形成穩定的固態薄膜。CVD 是積體電路製程中常見的製作方式。

依造工作的壓力和能源形式可分下列三種：常壓化學氣相沈積(APCVD)、電漿增強式 化學氣相沈積(PECVD)、和低壓化學氣相沈積(LPCVD)。

常壓化學氣相沈積(APCVD)：在氣壓接近常壓下進行CVD反應的一種沈積方式，

此法沈積速度極快，每分鐘成長約為600 ~1000奈米。APCVD的操作壓力接近一大氣 壓，氣壓分子間的碰撞頻率很高，容易發生氣相反應，產生微粒。在工業界的應用上，

APCVD的使用大都集中在對微粒的忍受能力較大的製程上，如鈍化層。

電漿增強式化學氣相沈積(PECVD):其操作壓力在1到10托之間。如其名是從電漿 產生的自由基使得反應速率快速增加，所以PECVD可以在相對低溫時達到高的沉積 速率。PECVD另一個優點是沉積薄膜的應力可以由射頻的功率來控制，對沉積速率 不會是主要的影響，其主要應用在氧化物和氮化物薄膜沉積上。

低壓化學氣相沈積(LPCVD):其操作壓力在0.1至4托的壓力下，沉積製程主要是 由晶圓的溫度所控制，與氣體的流量較無關係。其缺點是通常在高溫下操作，因此不 能用在金屬層間的介電層沉積，怕導致金屬擴散進入介電層。優點在於晶圓可以在非 常小的間距下被垂直裝載，和APCVD相比LPCVD可以減少晶圓製作成本提升生產率。

主要用在沉積氧化物、氮化物以及多晶矽上。圖2.15是化學氣相沉積示意圖其中(a) 熱壁式低壓化學沉積(b)平行板電漿輔助化學氣相沉積。

31

2.2.9 金屬化

一、鋁金屬化

鋁和鋁合金被廣泛利用在積體電路上，因為鋁和鋁合金有較低的電阻係數約在 2.7μΩ-cm 到 3.5μΩ-cm。鋁的薄膜可以由物理氣相沉積和化學氣相沉積來製作。在業 界比較常利用物理氣相沉積來製作鋁薄膜，因所製作出來的薄膜品質比較好，電阻率 也比較低。

近年來銅被認為可以取代積體電路中的鋁，因銅的電阻率比鋁合金的電阻率還低，

有較好的可靠度。而在 IC 晶片中利用銅當作金屬線可以減少電力的損耗並提高 IC 的 速度。但是銅和二氧化矽的附著能力極差，蝕刻困難和銅擴散使元件失效等問題，阻 礙了銅在 IC 晶片製造上的應用。

32

圖 2-1 nMOS 電容結構圖

圖 2-2(a) 氧化物與半導體的界面能帶的變化圖

33

圖 2-1(b) 當跨於 MOS 電容器的電壓有微量的變化時，位於金屬閘極的電荷以及位於 電洞聚集的電荷也會呈現微量的變化

圖 2-3 固定氧化層電荷對電容-電壓特性的影響

34

圖 2-4 陷阱電荷所造成的遲滯現象

圖2-5 萃取臨限電壓示意圖

35

圖 2-6 光罩粒子汙染在微影製程中所造成的影響

圖 2-7 不同無塵室裡每立方英呎空氣中的微粒尺寸及數量[25]

36

DI water rinse 5 min Strips organics Especially photoresist

 H2SO4+H2O2

3:1

120°C~150°C 10 min

Strips chemical oxide



DI water rinse 5 min

 HF+H2O

1:100 1 min



DI water rinse 5 min



NH4OH: H2O2+H2O (SC-1) 1:4:20

75°C~85°C 10 min

Strips organics, metals and particles



DI water rinse 5 min



HCL+H2O2+ H2O (SC-2) 1:1:6

75°C~85°C 10 min

Strips alkali ions and metals



DI water rinse 5 min

 HF+H2O

1:100 1min



DI water rinse 5 min

圖 2-8 標準 RCA 清潔法清洗步驟

37

圖 2-9 電阻加熱之高溫爐管示意圖

圖 2-10 利用熱氧化方式成長緩衝層

38

圖 2-11 濕式蝕刻反應機制

圖 2-12 離子佈植機原理

39

圖 2-13 高溫退火能夠氧化 90%劑量的硼和磷

圖 2-14 熱阻絲蒸鍍系統示意圖

40

(a) (b)

圖 2-15 化學氣相沉積示意圖(a)熱壁式低壓化學沉積，(b)平行板電漿輔助化學氣相沉積 [34]

41

表 2-1 傳統退火方式和高速退火之比較

Determinant Conventional furnace Rapid Thermal Annealing

Process Batch Sigle-wafer

Furnace Hot-wall Cold-wall

Heating rate Low High

Cycle time High Low

Temperature monitor Fucrnace Wafer

Thermal budget High Low

Particle problem Yes Minimal Uniformity and repeatability High Low

Throughput High Low