行政院國家科學委員會補助專題研究計畫成果報告
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※ 適用於高速數位用戶迴路 ※
※ 之
DMT 數位 IP 模組設計及實現(I) ※
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計畫類別：□個別型計畫
整合型計畫
計畫編號：NSC89－2218－E－002－108－
執行期間：89 年 08 月 01 日至 90 年 07 月 31 日
計畫主持人： 吳 安 宇 副教授
本成果報告包括以下應繳交之附件：
□赴國外出差或研習心得報告一份
□赴大陸地區出差或研習心得報告一份
□出席國際學術會議心得報告及發表之論文各一份
□國際合作研究計畫國外研究報告書一份
執行單位： 國立台灣大學電機工程學系
中 華 民 國 九十 年 八 月 一 日
適用於高速數位用戶迴路之
DMT 數位 IP 模組設計及實現 (I)
Design and Implementation of Digital IP for DMT Engine in
High-Speed DSL Applications (I)
計畫編號：NSC89-2218-E-002-108-
執行期限：89/08/01 ~ 90/07/31
主持人：吳安宇 副教授 Email: [email protected]
執行機構：國立台灣大學電機工程學系
一、
中文摘要
在DMT Modulation Engine 中，高點數的 反 快 速 傅 利 葉 轉 換/ 快 速 傅 利 葉 轉 換 (IFFT/FFT) 、 多 維 格 子 迴 旋 碼 (Multi-dimensional TCM)編解碼器以及李德-所羅門(Reed-Solomon)編解碼器都是重要的 核心模組。由於這些模組都具有高計算複雜 度(Computational Complexity)的特性；若利用 數位信號處理器(DSPs)來加以實現，這些模組 的運作將會佔據太多的系統資源，而且無法 達到即時運算的目的(Real-time Processing)。 因此利用超大型積體電路(VLSI)來實現這些 模組是比較適合的作法。因此，本子計畫研 究 的 重 點 在 於 針 對 這 些 DMT Modulation Engine 中的重要核心模組來設計高效能/低功 率的數位IP (Intellectual Property)。 在這個子計畫中，首先我們將對各個模 組做演算法上的分析，以期在演算法階層 (Algorithmic Level)，以設計空間搜尋(Design Space Exploration)方式 ，改進計算複雜度及 節省記憶體空間/頻寬。接著針對其 VLSI 架 構作推導，更進一步改善模組之速度/功率/面 積，最後將落實於VLSI 電路實現。計畫目標 為建立一組高效能/低功率的數位 IP 模組，供 子計畫二之DMT 基頻架構使用。同時，我們 並以可重設組態的(Reconfigurable)IP 為研究 之重點，以達到IP 再使用(Reuse)及快速雛型 設計(Rapid Prototyping)之目的。關鍵詞：
離散多頻調變，反快速傅利葉轉換/快速傅利 葉轉換，多維格子迴旋碼編解碼器，李德-所 羅門編解碼器，矽智慧區塊。二、
英文摘要
High-point IFFT/FFT, 4D-TCM codec and
DMT modulation Engine. Due to the massive computational complexity, the implementation of these modules by DSP processor will dominate the computational complexity and cannot achieve real-time data processing in practical implementations. Hence, using VLSI to implement those digital IPs would be a better solution. The main goal of this project is to design high-performance/low-power digital IP modules in the DMT engine.
In this project, we will first analyze the algorithms of each IP module. By applying "design space exploration", we seek to find optimized design to reduce the computational complexity and memory space/bandwidth at the algorithmic level. At the architectural/circuit level, we will derive effective VLSI architectures and circuits to further improve the area/speed/power performance. By the end of the project, we will implement these IP modules down to ASIC level. The final goal is to create a set of high-speed/low-power digital IP modules for the DMT baseband architecture developed in sub-project 2, and link with other modules of the group project. Also, to achieve the goal of IP reuse and rapid prototyping, we will also explore the reconfigurable structures for these IPs.
Keywords：
DMT, IFFT/FFT, TCM, Reed-Solomon, Intellectual property (IP).
三、
計畫緣由與目的
最近網際網路(Internet)的進步導致迫切 需要較高的資料傳輸率，為了解決傳統雙絞 電話線的傳輸瓶頸，一些調變/解調的方法被 提出，包括 CAP、DMT 和 QAM，離散多頻 (DMT)調變/解調方法是非對稱數位傳輸系統 (ADSL)上的標準傳輸技術，更對於非常高速術。DMT 利用大量的前瞻性 DSP 技術來達到 調適性速率(rate-adaptive)的資料傳輸，但是它 的計算複雜度卻遠超過其他調變/解調的方 法。 在DMT Modulation Engine 中，高點數的 反 快 速 傅 利 葉 轉 換/ 快 速 傅 利 葉 轉 換 (IFFT/FFT) 、 多 維 格 子 迴 旋 碼 (Multi-dimensional TCM)編解碼器以及李德-所羅門(Reed-Solomon)編解碼器都是重要的 核心模組。實際上，這些模組有具有高計算 複雜性的共同特性。在硬體實現中，利用DSPs 來實現這些模組的即時處理是幾乎不可能， 因此，更好的解決辦法將是利用VLSI 來實現 這三個核心模組。
四、
研究方法與成果
在這個子計畫中，首先我們將對各個模 組做演算法上的分析，以期在演算法階層 (Algorithmic Level)，以設計空間搜尋(Design Space Exploration)方式，改進計算複雜度及節 省記憶體空間/頻寬。接著針對其 VLSI 架構 作推導，更進一步改善模組之速度/功率/面 積，最後將落實於VLSI 電路實現。計畫目標 為建立一組高效能/低功率的數位 IP 模組： IFFT/FFT 模組 1. 正向與反向快速傅立葉轉換架構 在[3]中，我們針對離散多頻調變系統提 出一套有效率的快速傅立葉轉換的理論與硬 體架構架構。依據快速傅立葉轉換的對稱 性，我們推導出平行格時間遞回架構。此架 構只有純實數的修改的離散餘旋轉換與修改 的離散正旋轉換，如此可避免複數的運算單 元。此核心架構如圖一所示。 Γc( )n Γs( )n − Γs( )n Γc( )n D D + + + Xi( k, t) 圖一、平行格時間遞迴架構 在[4]中，我們更深入探討輸入資料的對 稱與反對稱性，提出簡易的前置架構，便可 簡化後置處理電路，並使處理速度加倍。改 良後的核心架構如圖二所示。 ) (n c G ) ( n s G ) (n s G -) (n c G + + Module M n + D D ) (k Xr + + ) (k Xi 0 N-1 N-1 0 ) ('k X + + ( )- 1n 2 [MDCT(n)-MDST(n)] 2 [MDCT(2N-n)-MDST(2N-n)] 圖二、改良的平行格時間遞迴架構 完整的反向快速傅立葉轉換與正向傅立 葉轉換架構如圖三與圖四所示。 SC1 M1 MN-1 ) ( ' k X x(2N-1) x(N+ 1) )Shift right log2(N) bit >> >> >> >> >> >> ( x 0) x(1) ) x(N-1 x(N 圖三、反向傅立葉轉換架構圖 FFT Module Array SC2 M1 MN-1 } } x(2N-1) ... x(0)~ ~ X~r( 1) Xi( 1) ~ X~r( N-1) Xi( N-1) ~ X( 0)~ X( N-1) =~ Xr( N-1) ~ + j X i( N-1) ~ X( 1) =~ + j Xi( 1) ~ Xr( 1) ~ 圖四、正向傅立葉轉換架構圖 2. 改良式向量旋轉器核心 遞迴式傅立葉轉換模組的核心是一旋轉 器，我們可利用精簡數位座標旋轉計算器， 來取代四個乘法器與兩個加法器的龐大面 積。依據之前所提出改良過的高解析度架構 [5]，我們可將面積減少成為 4W/3 個加法器, 其中W 為加法器的位元數。如此可以大幅減 少硬體面積，達成有效率的實現。圖五為精 簡數位座標旋轉計算器的架構圖。
x(i) or x(m) BS BS y(i) or y(m) BS BS ROM & Control Unit
MUX MUX MUX MUX
Adder / Sub Adder / Sub
Adder / Sub Adder / Sub
圖五、數位座標旋轉計算器架構圖
Reed-Solomon FEC Codec
我們基於 PGZ 演算法推導一可規劃的 VLSI 電路架構，以實現具有各種錯誤更正能 力的多模式RS code，PGZ 演算法提供最簡單 的方法去實現
t
≤3
RS 解碼器，這就需要小的 更正能力的系統而言是非常節省成本，例 如：ECC 應用在處理器記憶體。 不同於其它疊代(iterative)的解碼方法， 一般PGZ 演算法的主要弊端乃是僅可工作於 單一的更正能力[6]，亦即，能解決 t=3 的 PGZ 電路是不能去解t=1 或者 t=2，而導致一個 t≤3 PGZ 解 碼 器 將 需 要 三 份 硬 體 來 分 別 計 算 t=1、t=2 和 t=3。此整體電路被顯示在圖六(a) 中。明顯地，把三個PGZ 解碼器放在一個電 路上是非常浪費面積及成本。因此，我們尋 求一個能合併三個不同解碼器在一個 VLSI 電路中，我們稱之為多模式的 PGZ 解碼器， 如同圖六(b)所示。 t=1 PGZ decoder t=2 PGZ decoder t=3 PGZ decoder Multi-mode PGZ decoder for t=0,1,2,3 (a) (b) Input data Outputdata Inputdata Outputdata
圖六、(a) 三份 PGZ 硬體基於傳統設計方法 (b) 適用於多模式 PGZ 解碼器 此外，PGZ 演算法還有另一個弊端就是 當t>3 時其硬體複雜度將迅速成長，因此，透 過利用有限域運算的特性，我們將可大大的 降低硬體複雜度。再者，我們將此設計應用 於多模式的PGZ 解碼器，使得整體複雜大大
Architecture type Number of FFM Number of FFA
Direct implementation
PGZ algorithm for t = 3 40 16
The derived reduced
complexity PGZ for t = 3 21 11
The proposed Multi -mode
PGZ for t = 0, 1, 2, 3 24 12 圖七、PGZ 演算法之硬體複雜度比較表 低 成 本 多 模 式 PGZ 演 算法已獲准在 IEEE SiPS2001 中刊出[7]。基於這個設計概 念，我們將推廣到其它規則的RS 演算法，進 一步，將設計擴展為一個可規劃多模式 RS codec，如圖八所示。 FSM Controller Multimode Reed-Solomon Codec Program
Data Input Data Output
圖八、所提出之可重設組態多模式RS 架構
Trellis-Coded Modulation Codec
在TCM 迴旋碼解碼器的設計中，使用最 大相似演算法的唯特比解碼器已被廣泛地使 用。然而在不同的應用中，不同的參數往往 導致在唯特比解碼器時，必須重頭來過，使 得設計的過程耗時又耗力。因此我們提出一 個可規劃式的唯特比解碼器，希望只需更改 模組間的控制電路，便可應用到不同規格的 設 計 上 ； 如 圖 九 ， 我 們 加 上 一 個 稱 為 BARG(BM-to-ACS Routing Generator) 的 模
組，利用改變傳統唯特比解碼器中 BMU 和 ACS 之間的一些線路更動和加上適當的邏輯 電路，即可適用於不同參數之應用。 圖九、可規劃式唯特比解碼器架構 然而，和傳統的唯特比解碼器一樣， BMU、ACSU、SMU 等三個模組亦為設計上 重要的考量[9]；其中在 BMU 裡，我們採用 soft decision 的方式來計算其值，這樣一來可 以較使用hard decision 的方式得到 2.2dB 的編 碼增益值；而在 ACSU 這個模組裡，處理單 元(PE)的數目將會影響其面積、速度等；我們
處理、適合高速運作的方式，即該表中的 “Full PEs”方法。最後是 SMU 模組的設計 [10]，這裡的重點是在於資料在記憶體存取、 運作的方式，調查所得的各項方法如圖十一 所示，我們採取的是One-P 的方法。 圖十、處理單元數目對ACSU 的影響 圖十一、SMU 的不同實現方法比較 在決定了各個模組的實現方法之後，我 們使用Matlab 來做功能上的驗證。我們以一 個參數為(2,1,5)的迴旋碼為例，可以得到下圖 的模擬結果，確認其結果為正確的。 圖表四、Matlab 模擬結果
五、
結論與討論
在 本 子 計 劃 中 ， 我 們 針 對 這 些 DMT Modulation Engine 中的重要核心模組來設計 高效能/低功率的數位 IP 模組。透過演算法分 析降低硬體實現的複雜度，並藉由VLSI 架構 的推導，進一步改善模組之速度/功率/面積， 最後將落實於VLSI 電路實現。在未來的計劃中(Part II and III)，我們以 可重設組態的(Reconfigurable)IP 為研究之重
點，以達到IP 再使用(Reuse)及快速雛型設計
(Rapid Prototyping)之目的。
六、
參考文獻
[1] K. Sistanizadeh, P. Chow, and J. M. Cioffi, “Multi-tone transmission for asymmetric digital subscriber lines (ADSL),” in Proc. ICC’93, pp. II.756-760, 1993.
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1995.
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Seattle, pp. VI.3517-3520, May 1998.
[4] C. L Yu and A. Y. Wu, “An improved time-recursive lattice structure for low-latency IFFT architecture in DMT transmitter,” in Proc. IEEE Int. Symp. Circuits
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[5] C. S. Wu, and A. Y. Wu, “The modified vector rotational (MVR-CORDIC) algorithm and its application to FFT,” in IEEE International Symposium
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Switzerland, pp. IV.529-532, May, 2000.
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[7] S. F. Wang, H. Y. Hsu and A. Y. Wu, “A very low-cost multi-mode Reed Solomon decoder based on Peterson-Gorenstein-Zierler algorithm,” to appear in
IEEE Workshop on Signal Processing Systems (SiPS’2001), Belgium, September 2001.
[8] L. F. Wei, “Trellis-coded modulation with multi- dimensional constellations,” in IEEE Trans.
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[9] H. L. Lou, “Implementing the Viterbi algorithm,” in
IEEE Signal Processing Mag., vol. 12, no.5, pp. 42-52,
Sept. 1995.
[10] G. Feygin and P. G. Gulak, “Survivor sequence memory management in Viterbi decoders,” in IEEE
Trans. on Communication, vol. 41, no.3, pp. 425-429,
