2 4 解碼器

數位邏輯設計與實習

ch04 組合邏輯電路設計

2

組合邏輯電路定義

組合 任何時刻的輸出

與當時的輸入有關

組合邏輯電路設計步驟

„

由電路的規格，決定所需的輸入與輸出的個 數，並且對每一個輸入與輸出安排一個變數 符號。

„

導出真值表並定義輸入與輸出間所需的關 係。

„

對每一個輸出求出以輸入變數為函數之簡化 的布林函數。

表決電路 多數電位

4

組合電路種類

„

算術電路(加法器、減法器、乘法器)

„

解碼器

„

編碼器

„

多工器

„

解多工器

„

比較器

„

數碼轉換器

„

同位元產生器／檢查器

加法器/減法器

„

1bit 加法器

„

1bit 減法器

„

4bit 並加器(漣波加法器)

„

4bit 加減器

„

4bit 加減器有旗號指示

„

１位數ＢＣＤ加法器

6

1bit加法器定義

„

半加器 :一位元與一位元相加, 不考慮進位

„

全加器 :一位元與一位元相加, 考慮前一級 進位

和

進位

半加器設計

„ Si=Σ(1,2)=Ai♁Bi Ci+i=Σ(3)=Ai*Bi

0 1

1 1

1 0

0 1

1 0

1 0

0 0

0 0

S _i

C

ⁱ⁺¹

B _i A _i

和

進位

真值表

8

全加器設計

全加器真值表

0 1

1 0

1

1 0

0 0

1

0 1

1 1

0

1 0

0 1

0

1 0

1 0

0

0 0

0 0

0

S C _i+1

C _i B

A

10

全加器布林式

„

S

_i

=Σ(1,2,4,7)=A

_i

♁B

_i

♁C

_i

C

_i+1

=Σ(3,5,6,7)=A

_i

B

_i

+A

_i

C

_i

+B

_i

C

_i

„

=A

_i

B

_i

+C

_i

(A

_i

♁B

_i

)

用半加器設計全加器

12

1bit 減法器

„

半減器 :一位元與一位元相減，不考慮借位

„

全減器 :一位元與一位元相減, 考慮前一級 借位

半減器設計

„

D

_i

=Σ(1,2)=A

_i

♁B

_i

B

_i+1

=Σ(1)= A＇B

14

全減器設計

„

D

_i

=Σ(1,2,4,7)=X

_i

♁ Y

_i

♁ B

_i

B

_i+1

=Σ(1,2,3,7)=X

_i

Y

_i

+X

_i

B

_i

+Y

_i

B

_i

4bit 並加器(漣波加法器)

16

4bit 加減法器分析

減法器 方法一:

方法二: 用加法代替減法

1.符號大小

2.1'S

3.2'S

4bit 加減器

18

4bit 加減器有旗號指示

„

ZF(Zero Flag)

„

CF(Carry Flag)

„

SF(Sign Flag)

„

OF(Over Flag)

零

進位

符號

溢位

結果不為零

超出範圍

4bit 加減器有旗號指示電路圖

FA FA FA FA

A A A A

OF ZF SF CF

A

S3 S2 S1 S0

C1 C2

C3 C4

A3B3 A2B2 A1B1 A0B0

C0

S:1 減

S:0 加

20

１位數ＢＣＤ加法器分析

１位數ＢＣＤ加法器

22

漣波加法器缺點

„

進位傳遞延遲

產生兩個閘 DELAY

進位前看加法器(Carry Look-ahead Adder,CLA)

„

己知：A

₃

A

₂

A

₁

A

₀

,B

₃

B

₂

B

₁

B

₀

,C

₀

„

未知: C

₄

,C

₃

,C

₂

,C

₁

„

S

_i

=(A

_i

♁ B

_i

) ♁ C

_i

„

C

_i+1

=A

_i

B

_i

+ C

_i

(A

_i

♁B

_i

)

„

令G

_i

=A

_i

B

_i

(進位產生)

„

P

_i

=A

_i

♁ B

_i

(進位傳遞)

24

進位前看加法器

C

_i+1

=G

_i

+C

_i

P

_i

i=0 C

₁

=G

₀

+C

_o

P

_o

i=1 C

₂

=G

₁

+C

₁

P

₁

=G

₁

+G

₀

P

₁

+C

_o

P

_o

P

₁

i=2 C

₃

=G

₂

+C

₂

P

₂

=G

₂

+G

₁

P

₂

+G

₀

P

₁

P

₂

+C

_o

P

_o

P

₁

P

₂

i=3 C

₄

=G

₃

+C

₃

P

₃

=

^G ₃ ^+G ₂ ^P ₃ ^+G ₁ ^P ₂ ^P ₃ ^+G ₀ ^P ₁ ^P ₂ ^P ₃ ^+C _o ^P _o ^P ₁ ^P ₂ ^P ₃

=G3+3G2+G1+P3P2P1G0+P3P2P1P0C0

進位前看產生電路圖

26

進位前看加法器

乘法器

„

1bit 乘法器

„

2bit 乘法器(用HA,FA)

28

1bit 乘法器

2bit 乘法器真值表

30

2bit 乘法器

1 2 4 5

6 U2A 7421

9 10 11

8 U3C

7411

1 2 13

12 U4A

7411

3 4 5

6 U4B

7411

9 10 11

8 U4C

7411 1 2 13

12 U3A

7411

3 4 5

6 U3B

7411

5 6

U1C

7404

8 9

U1D

7404

12 13

U1F

7404

10 11

U1E

7404

1 2

U1A

7404

3 4

U1B

7404

4 5

6 U6B

7432

8 9

10 U6C 7432

11 12

13 U6D 7432 1

2

3 U6A7432

1 2

3 U5A

7408

A1 A0 B1 B0

P3

P1 P2

P0

2bit 乘法器(用HA,FA分析)

32

2bit 乘法器(用HA,FA)

1BIT乘法器

3bit 乘法器(用HA,FA)

項

34

解碼器方塊圖

低態輸出

1對2解碼器

2X4decoder 解碼器

decoder

解碼

至能端

有致能解碼器方塊圖

有些解碼器電路沒有致 能控制線；有些電路為 高電位啟動。

Y

₀

Y

₁

解碼器 輸

入 端

輸出端

致能控制線

Y

_m-1

Y

_m-2

⎫

⎬⎪

⎭⎪

n m

×

E x

₀

x

₁

x

_n-1

x

_n-2

⎧

⎨

⎪ ⎪

⎩

⎪ ⎪

(a) 非反相輸出

Y

₀

Y

₁

解碼器 輸

入 端

輸 出 端

致能控制線

Y

_m-1

Y

_m-2

⎫

⎬⎪

⎭⎪

n m

×

E x

₀

x

₁

x

_n-1

x

_n-2

⎧

⎨

⎪ ⎪

⎩

⎪ ⎪

(b) 反相輸出

低態(低電位)

低態輸出

36

2對4解碼器(高態輸出)

1.方塊圖

3.邏輯圖

2.真值表

最小項

有致能端2對4解碼器(高態輸出)

(a) 方塊圖

0 x₁ x₀

0 1 0 1 0

Y₀ Y₁ Y₂ Y₃ E

1 0 0 0 0

1 0 0 0 0 1 0 0 0 0 1 0 0 0 0 1 0

0 0 0

φ φ

1 1

Y₀ x₁

Y₂ Y₃ E

Y₁ x₀

2 4 解碼器

x₁

x₀

E

Y₀

Y₁

Y₂

Y₃ 低態

致能

38

有致能端2對4解碼器(低態輸出)

(a) 方塊圖

(b) 功能表 (c) 邏輯電路

x₁

x₀

E

Y₀

Y₁

Y₂

Y₃ Y₀

x₁

Y₂ Y₃ E

Y₁ x₀

2 4 解碼器

0 x₁ x₀

0 1 0 1 0

Y₀ Y₁ Y₂ Y₃ E

1 1 1 1 1

0 1 1 1 1 0 1 1 1 1 0 1 1 1 1 0 0

0 0 0

φ φ

1 1 致能

3對8解碼器—利用2對4解碼器

Y₀ x₀

Y₂ Y₃ E

Y₁ x₁

2 4 解碼器

Y₀ x₀

Y₂ Y₃ E

Y₁ x₁

2 4 解碼器

x₂ x₀ x₁

Y₀ Y₁ Y₂ Y₃

Y₄ Y₅ Y₆ Y₇ A

B

40

4對16解碼器—利用2對4解碼器

邏輯圖

繪圖

程式

編碼器方塊圖

4對2編碼器

8對3編碼器

42

8對3編碼器

(a) 功能表 0

I₂ I₃

0 0 1 0 1

I₄ I₅ I₆ I₇

0 0 0 0 0

0 0 0 0

0 0 0 0

0 0 0 0

1 0 0 0

1 0 0

0 0 0 I₁

I₀ Y₂ Y₁ Y₀

1 0 0 0 0

0 0

0 1 0 0

0 0 0 0

0 0 0 0

0 0 0 0

0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1

0 0 1 0 1 1 0

0 0 0 1 1 1 1

(b) 邏輯電路 I₀

I₂ I₃ I₁

I₄

I₆ I₇ I₅

Y₂ Y₁ Y₀

8對3

優先編碼器 Don't Care

不重要

優先

8對3優先權編碼器

低態

低態

優先

44

多工器方塊圖

Multipexer(MUX)

選擇線 N條 輸入

選擇Select

2對1多工器

Y I

₀

I

₁

S MUX

2 1 ×

(a) 方塊圖 (b) 功能表

S Y

0 1

I

₀

I

₁

(c) 邏輯電路 S

I

₀

I

₁

Y

真值表

46

Verilog 程式

module mux_2_1(

input a, input b, input s, output f );

wire s0,sa,sb;

not( s0, s );

and( sa, a, s0 );

and( sb, b, s );

or( f, sa, sb );

endmodule

硬體 軟體

4對1多工器

Y I₀

I₁ MUX4 1× I₂

I₃ S₁ S₀

Y

0 1

I₀ I₁ S₁ S₀

0 0

0 1 1 1

I₂ I₃

I₀

I₁

Y I₂

I₃

S₁ S₀

48

有致能端2對1多工器

(a) 功能表 (b) 邏輯電路

S Y

0 1

I

₀

I

₁

E

1 1

0 φ 0

S I

₀

I

₁

Y

E

高態致能

擴充用

4對1多工器—利用2對1多工器

S I₀

多工器Y 2 ×1

I₁ E

S I₀

多工器Y 2 ×1

I₁ E I₀

Y I₁

I₂

I₃

2對1

閘

50

8對1多工器—利用2對1多工器

高態致能 7個

解多工器方塊圖

輸入

選擇線

輸出(DEMUX) DeMultiplexer

52

1 對2解多工器

(a) 方塊圖 (b) 功能表 (c) 邏輯電路

S Y

₀

0 1

D 0

Y

₁

D 0 D

Y

₀

Y

₁

S

DeMUX 1 2 ×

S

D Y

₀

Y

₁

有致能端1 對4解多工器

D

0 S₁ S₀

0 1 0 1 0

Y₀ Y₁ Y₂ Y₃ E

1 0 0 0 0

D 0 0 0 0 D 0 0 0 0 D 0 0 0 0 D 0

0 0 0

φ φ

1 1

1 4 DeMUX

D

Y₀ Y₁ Y₂

Y₃ S₀ S₁ E

Y₀

S₁ S₀ E

Y₁

Y₂

Y₃

低態致能

54

8對1解多工器—利用4對1解多工器

1 4 DeMUX

D

Y₀ Y₁ Y₂

Y₃ S₀ S₁

E

1 4 DeMUX

D

Y₀ Y₁ Y₂

Y₃ S₀ S₁

E

Y₀ Y₁ Y₂ Y₃

Y₄ Y₅ Y₆ Y₇ D

S₂

S₁ S₀ S₁ S₀

DEMUX

1bit比較器方塊圖

56

4 bit比較器方塊圖

8 bit比較器—利用4 bit比較器

A

₀

A

₁

A

₃

A

₂

B

₀

B

₁

B

₃

B

₂

I

_A>B

I

_A=B

I

_A<B

O

_A>B

O

_A=B

O

_A<B

4位元比較器

A

₀

A

₁

A

₃

A

₂

B

₀

B

₁

B

₃

B

₂

I

_A>B

I

_A=B

I

_A<B

O

_A>B

O

_A=B

O

_A<B

4位元比較器

0 1 0

B

₀

B

₁

B

₃

B

₂

A

₀

A

₁

A

₃

A

₂

B

₄

B

₅

B

₇

B

₆

A

₄

A

₅

A

₇

A

₆

A B

低位元

相符

58

XOR特性1

„

N=2

„

N=4

0 1

1 0

1 0

0 1

0 1 0 1

1 0 1 0

0 1 0 1

1 0 1 0

1 0 1 0

0 1 0 1

1 0 1 0

0 1 0 1

XOR特性2

„

N=3

0 1 0 1

1 0 1 0

1 0 1

0

0 1 0 1

60

2進制對葛雷碼轉換器

1.

b2 b1 b0

g2 g1 g0

2. b2 b1 b0 g2 g1 g0 0 0 0

0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0

1 1 1

0 0 0

0 0 1

0 1 1

0 1 0

1 1 0

1 1 1

1 0 1

1 0 0

g2=

g1=

g0=

(4,5,6,7)

(2,3,4,5) (1,2,5,6)

g2

g1

g0 b2 1 1

1 1 1 1 1 1

1 1

1 1

葛雷碼 對2進制轉換器

g2 g1 g0

b2 b1 b0

g2 g1 g0 b2 b1 b0

b2= (4,5,6,7) b1= (1,2,3,4) b0= (1,2,4,7)

62

BCD碼對加三碼的轉換電路

輸入BCD碼 輸出加三碼

w x y z D C B A

0 0 0 0 0 0 1 1

0 0 0 1 0 1 0 0

0 0 1 0 0 1 0 1

0 0 1 1 0 1 1 0

0 1 0 0 0 1 1 1

0 1 0 1 1 0 0 0

0 1 1 0 1 0 0 1

0 1 1 1 1 0 1 0

1 0 0 0 1 0 1 1

1 0 0 1 1 1 0 0

z = D'

y = CD +C'D‘

x = B'C + B'D+BC'D‘

w = A+BC+BD

w x B C Dy z

D C B A

x'3

w

x

y

z

D

C

B

A

64

BCD碼對七段的轉換電路

B C D

F

D

A

G B

C D (2) g f e d c b a

7447

7448

共陽極

共陰極

7段

送1亮 送0亮

w x y z g b

0 0 0 0

0 0 0 1

0 0 1 0

1 0 0 1

同位元產生器／檢查器

„

同位產生器與檢查

„

偶同位位元： P = x ♁ y ♁ z

„

同位檢查器： C = x ♁ y ♁ z ♁ P

„

C =1：奇數個資料位元錯誤發生

„

C = 0：資料正確或偶數個資料位元錯誤發 生

產生

x y z P= (1,2,4,7) 0 0 0 0

66

3bit同位元產生器／檢查器

可規劃邏輯元件(PLD)

„

PLD: Programmable Logic Device

„

PROM (Programmable Read Only Memory )

„

PAL (Programmable Array Logic )

„

PLA (Programmable Logic Array)

„

FPGA –現場可規劃邏輯陣列 (field- programmable gate array)

68

ROM

PROM

70

PLD區別

PLA

72

PLA內部圖

3bit平方電路--分析

74

3bit平方電路