中華大學 碩士論文

中華大學

碩士論文

題目: 覆晶設計上通用六角化陣列之可調整跳脫 繞線

Flexible Escape Routing in a Generalized Hexagonal Array for Flip-Chip Designs

系 所 別:資訊工程學系碩士班 學號姓名:E09402010 郭嘉和 指導教授:顏金泰 博士

中華民國 九十六 年 八 月

中文摘要

隨著系統複雜化，使得單一晶片的輸入輸出接腳數持續的成長，覆晶封裝技 術提供一個有效率的封裝方式解決高輸入輸出接腳持續增加的需求。在本論文中 利用通用六角化陣列(又稱α-六角化陣列)的特性運用於覆晶封裝設計上，增加 輸入輸出接腳密度與減少整體的面積成本。從實驗的結果可以顯示本論文所提出 的α-六角化陣列接腳模型與方型陣列接腳模型相比較之後，發現α-六角化陣列 接腳模型在多層的跳脫繞線中可以減少 20%的面積成本，若與傳統六角化陣列接 腳在多層的跳脫繞線中相比較約可減少 8.6%的面積成本。而且以偏移角度α的 分配為基礎下，利用有效率的列對列水平跳脫繞線的策略，可在α-六角化陣列 的水平繞線通道中找出水平通道的最佳跳脫繞線數。以列對列水平跳脫繞線為基 礎下，在α-六角化陣列接腳模型中的兩邊水平/垂直跳脫繞線也與相同的概念被 發展。

Abstract

The I/O count in a single chip has continuously been growing as the systems become more complicated. Flip-Chip design has been introduced to provide an efficient solution for chip/package interconnections to accommodate the increasing demand of high I/O count. In this paper, based on the properties of hexagonal array for flip-chip designs, a generalized hexagonal array , called α-hexagonal array, is proposed to increase the I/O density and reduce the area cost on total routing area.

The experimental result show that the proposedα-hexagonal array can improve 20% area cost for multiple-layer escape routing compared with the square-grid array and 8.6% area cost for multiple-layer escape routing compared with the standard hexagonal array. Furthermore, based on the angle assignment for the optimal number of wires through any horizontal channel in aα-hexagonal array, an efficient column-by-column escape routing strategy is proposed for proposedα-hexagonal array. Besides that, two-sided horizontal/vertical escape routing in aα-hexagonal array is also developed from the concept of column-by-column escape routing.

致 謝

本論文能夠順利完成，特別要感謝指導教授顏金泰博士辛勤的指導、關懷與 協助，使我能在學識的增長及研究方法的精進有莫大之啟發，恩師之寬厚人品，

治學態度，在在為學生之典範，有幸能與這樣的好老師學習，是我莫大之福氣，

在此致上最深之謝意。

首先要感謝父母對於我們含辛之付出，茹苦之養育；岳父及岳母不時的叮嚀 與關懷；更要感謝一路辛苦陪伴在身旁不時的鼓勵與照顧的愛妻碧霞，因為您的 付出使我無後顧之憂，能專心於繁雜的課業，僅以本文獻上我最深的謝意；芷同、

士綱兩位小朋友，今後我們有更多的時間玩遊戲、打電動了；感謝四位姐姐與姐 夫—碧月、文慶、碧燕、文洲、碧紅、豐銘、碧圓、瑞珍從小的照料與支持；感 謝錦芳、明松、樹銘、宏慈、幼玩、文城、益仔、思璇不時的加油打氣與經驗傳 授，得以順利完成研究所教育；感謝研究所一路陪伴我成長的夥伴—憲旌、志偉、

明原、詩芩等同學，在念書期間精神上的支持與鼓勵，在生活上熱心的幫助與協 助。

謹將此篇論文獻給我最愛的家人、師長、同學與朋友們，共同分享這份得來 不易之榮耀。

郭嘉和 僅致

目錄

中文摘要...I 英文摘要...II 致謝...III 目錄...IV 圖形目錄...VI 表格目錄...IX

第一章簡介...1

第二章問題描述與動機...8

第三章通用六角化陣列接腳模型...11

3.1 六角化接腳簡介...11

3.2 六角化之設計規則與間距...12

3.3α-六角化模型...15

3.3.1 垂直通道對間距(P)限制...17

3.3.2 對角線通道對偏移角度α限制...17

3.3.3 水平通道對偏移角度α限制...18

3.3.4 輸入輸出接腳密度...19

3.4 通用六角化接腳模型完整公式...22

3.4.1 跳脫繞線單線模式...22

3.4.2 完整的α-六角化接腳模型...23

3.5 預測數據...24

3.6 面積成本...28

3.6.1 方型陣列面積成本...29

3.6.2α-六角化陣列面積成本...29

3.6.3α-六角化陣列最佳線數(N_W^opt)...30

第四章單晶片上之彈性化的跳脫繞線...33

4.1 列對列水平跳脫繞線運用於傳統六角化陣列...33

4.2 α-六角化繞線模式...34

4.2.1 軌跡之定義(Track Definition)...36

4.2.2 整體繞線(Global Routing)...37

4.2.3 細部繞線(Detailed Routing)...40

4.3α-六角化繞線演算法...43

4.3.1α-六角化繞線演算法...43

4.3.2α-六角化繞線完成圖...44

4.4 兩邊水平/垂直跳脫繞線...45

第五章多模組晶片的跳脫繞線...47

5.1 多模組晶片跳脫繞線的基本概念...48

5.1.1 多模組晶片排列方式...49

5.1.2 多模組晶片交叉(Cross)現象...51

5.2 多模組晶片跳脫繞線的方式...53

5.2.1 接合點歸類...53

5.2.2 繞線邊界分隔線...54

5.2.3 單層繞線衝突區...56

5.3 繞線演算法...57

第六章結論與未來展望...63

6.1 結論...63

6.2 未來展望...64

參考文獻...65

圖形目錄

圖 1.1 簡單的傳統 IC 封裝流程圖...1

圖 1.2 IC 封裝完成剖面圖...2

圖 1.3 球柵陣列封裝剖面圖...3

圖 1.4 Flip Chip 之結構圖...4

圖 1.5 Flip Chip 之封裝結構圖...4

圖 1.6 (a)為外圍陣列形式(b)為區域陣列形式...6

圖 1.7 C4 電源分配位置...6

圖 2.1 覆晶封裝完成圖...8

圖 2.2 覆晶基板背面圖...9

圖 2.3 基板可繞線層數...9

圖 3.1 10*10 方形陣列排列方式...11

圖 3.2 六角化陣列排列方式...11

圖 3.3 基本參數圖...13

圖 3.4 垂直/水平/對角線通道圖...13

圖 3.5 標準六角化(a)垂直通道(b)水平通道(c)對角線通道限制圖...14

圖 3.6 9*9 標準六角化繞線圖...15

圖 3.7 9*9α-六角化繞線圖...16

圖 3.8 α偏移角度改變圖...16

圖 3.9 α-六角化接腳排列圖...17

圖 3.10 六角化接腳放大圖...17

圖 3.11 垂直繞線圖...17

圖 3.12 水平流經一條線...18

圖 3.13 方形陣列接腳圖...20

圖 3.14 α-六角化接腳圖...20

圖 3.15 2006 年預測覆晶封裝技術偏移角度與流過線數曲線圖...26

圖 3.16 2018 年預測覆晶封裝技術偏移角度與流過線數曲線圖...27

圖 3.17 2006 年(a)面積成本曲線圖(b)面積成本減少百分率曲線圖...31

圖 3.18 2018 年(a)面積成本曲線圖(b)面積成本減少百分率曲線圖...31

圖 4.1 標準六角化繞線區域...34

圖 4.2 水平通道表示圖...36

圖 4.3 軌跡定義...37

圖 4.4 實際軌跡設定完成圖...37

圖 4.5 接合點編號示意圖...37

圖 4.6 左半部整體繞線圖...38

圖 4.7 左右完成整體繞線圖...38

圖 4.8 左右非平衡繞線...39

圖 4.9 水平繞線最後一層特殊繞線...39

圖 4.10 總體繞線完成圖...40

圖 4.11 軌跡與水平垂直線...40

圖 4.12 繞線轉折點...41

圖 4.13 左半部細部繞線...41

圖 4.14 左右完成細部繞線圖...42

圖 4.15 水平跳脫繞線完成圖...42

圖 4.16 10*10α-六角化陣列實際繞線圖...45

圖 4.17 10*10 兩邊水平/垂直跳脫繞線實際完成圖...46

圖 5.1 SIP 的構造圖...47

圖 5.2 多晶片模組示意圖...49

圖 5.3 多晶片排列方式圖...50

圖 5.5 二層繞線改善圖...52

圖 5.6 增加偏移角度改善交叉衝突圖...52

圖 5.7 接合點歸類圖...54

圖 5.8 接合點選取圖...55

圖 5.9 繞線邊界分隔線圖...55

圖 5.10 繞線衝突區圖...56

圖 5.11 LLRR 排列...57

圖 5.12 LRLR 排列...57

圖 5.13 LRRL 排列...58

圖 5.14 RRLL 排列...58

圖 5.15 RLRL 排列...59

圖 5.16 RLLR 排列...59

圖 5.17 衝突區比對圖...60

圖 5.18 繞線完成圖...62

表格目錄

表 3.1 覆晶技術預測參數...25

表 3.2 2006 年預測覆晶封裝技術製程...25

表 3.3 2018 年預測覆晶封裝技術製程...27

表 3.4 2006、2018 年預測數據 50*50α-六角化陣列面積成本...30

晶片

(Chip)

上片

(Die Bonding)

電鍍 蓋印

切腳

成型 去框 銲線

(Wire Bonding)

壓模

(Molding)

第一章 簡 介

近年來，隨著半導體技術的高度發展，電子產品元件功能日益強大，元件的 設 計 複 雜 度 也 大 幅 增 加 ， 整 個 超 大 型 積 體 電 路 (Very Large Integrated Circuit ,VLSI)晶片內部電晶體個數已超過數十萬個以上，輸入輸出接腳(IO PIN) 隨之增加，使得 IC(Integrated Circuit)接腳朝向高腳數發展。但隨著 IC 製程 逐漸下降，IC 封裝(Package)之外觀亦朝向輕、薄、短、小之趨勢前進，造成 IC 接腳越來越密集，導線架(Leadframe)設計日趨複雜，金線(Gold Wire)數目密集 化與高度聚集化等問題。因此在 IC 追求小型化的同時，也必須考慮 IC 封裝製程 所面臨的諸多挑戰。

在傳統 IC 封裝中從接腳數不超過 100 支的雙列直插式封裝(Dual In－line Package ,簡稱 DIP)到接腳數在 300 支以內的塑膠方型扁平式封裝(Plastic Quad Flat Package , 簡稱 QFP)與塑膠扁平組件式封裝(Plastic Flat Package , 簡 稱 PFP），都是利用銀膠(Silver Epoxy)將晶片(Chip)固定於導線架的晶片座上，

並使用金線連接晶片上的銲墊(Pad)與周圍之引腳，靠導線架與外部連接。之後 經壓模(Mold Compound)製程保護內部晶片與金線不受外力破壞，防止外部溼氣

圖 1.1 簡單的傳統 IC 封裝流程圖

侵入並使晶片內部所產生之熱排出外部，電鍍將導線架之外引腳鍍上錫鉛合金，

以方便 IC 黏著於印刷電路板(Printed Circuit Board , 簡稱 PCB)上，經蓋印 切腳、成型及去框後成為完整的 IC 元件。圖 1.1 為簡單的傳統 IC 封裝流程圖與 圖 1.2 為 IC 封裝完成剖面圖。

圖 1.2IC 封裝完成剖面圖。

當 外 部 導 腳 數 目 再 增 加 時，傳 統 塑膠方型扁平式封裝的 封 裝 方 式 良 率 便 會 大 幅 降 低。因 而 為 了 配 合 電 子 元 件 輸 出 入 接 腳 數 量 增 加 與 密 集 的 要 求，塑膠方型扁平式封裝這 種 僅 利 用 導 線 架 週 邊 接 腳 的 封 裝 方 式，逐 漸 被 球柵陣列(Ball Grid Array ,簡稱 BGA)與插針網格陣列封裝(Pin Grid Array Package , 簡稱 PGA)這 種 利 用 基 板 底 面 長 有 矩 陣 式 銲 錫 球 (Ball)的 封 裝 方 式 所 取 代 。 球柵陣列的 封 裝 被 使 用 於 實 現 超大型積體電路晶 片 與 印 刷 電 路 板 之 間 高 腳 數 的 連 接 ， 在 球柵陣列的 封 裝 中 晶 片 上 的 銲 墊 和 位 於 封 裝 基 板 (Substrate)底 部 的 接 合 球 (Solder Ball)常 利 用 銲 線 或 覆 晶 技 術 與 多 晶 片 模 組 的 方 式 被 連 接 [1]， 如 圖 1.3 為球柵陣列封裝剖面圖所示，為利 用金線連接銲墊與接合球。球柵陣列封 裝 有 別 於 傳 統 的 雙列直插式封裝與 塑膠 方型扁平式封裝， 在 於 球柵陣列是 使 用 基 板 與 錫 球 來 取 代 傳 統 的 導 線 架 ， 其 所 提 供 之 輸 入 輸 出 數 量 與 密 度 均 較 傳 統 導 線 架 為 高，超 過 300 支 接 腳 以 上 的 IC 封 裝 ， 將 朝 著 球柵陣列封 裝 方 式 發 展 。

晶 片 ， 在 晶 片 座 周 圍 有 一 定 數 量 的 輸 入 輸 出 銲 墊 和 矩 形 陣 列 (Rectangular Array)的 插 針 [2][3]。 插 針 排 列 方 式 由 內 圈 向 外 圈 依 序 排 列 ， 銲 墊 插 針 透 過 繞 線 作 連 接 ， 在 插針網格陣列封 裝 主 要 的 目 的 是 透 過 一 層 或 多 層 的 基 板 繞 線 去 連 接 每 個 晶 片 的 銲 墊 到 對 應 的 插 針 [3]

圖 1.3 球柵陣列封裝剖面圖

現今高效率 IC 接腳數往往超過 2000 支，使得封裝層數有時超過 100 層，面 對如此高的層數就發展出新的封裝技術，如覆晶(Flip Chip ，簡稱 FC)、晶片 尺寸封裝(Chip Scale Packages ，簡稱 CSP)…等[1]。覆晶技術在 1960 年代由 IBM 首先提出來的封裝技術，主要用於支援特殊用途積體電路或專用積體電路 (Application Specific Integrated Circuit，簡稱 ASIC)需要高密度的晶片封 裝方式[4]。在覆晶技術封裝中晶片被 翻 轉 過 來，讓 晶 片 上 面 的 接 合 點 (Pad) 與 基 板 的 凸 起 球 (Bump Ball)直 接 連 接 ， 無 須 透 過 傳 統 的 銲 線 製 程 ， 一 方 面 可 減 少 晶 片 與 基 板 間 的 電 子 訊 號 傳 輸 距 離，增 加 電 子 訊 號 傳 遞 速 度 並 降 低 雜 訊 對 晶 片 的 影 響 ， 使 得 覆晶技術普 遍 運 用 於 高 速 元 件 的 封 裝 上，另 一 方 面 可 縮 小 晶 片 封 裝 後 的 尺 寸，對 於 任 何 微 電 子 封 裝 方 式 中 覆 晶技術封 裝 後 最 接 近 於 晶 片 大 小 ， 代 替 印 刷 電 路 板 在 個 別 封 裝 在 實 際 階 層 的 浪 費 [5]。 圖 1.4 為 Flip Chip 之結構圖與圖 1.5 為 Flip Chip 之封裝結 構圖。

圖 1.4 Flip Chip 之結構圖

圖 1.5 Flip Chip 之封裝結構圖

隨著晶片製程逐漸進步到奈米科技時，IC 晶片不但把更多的電晶體整合到 晶片中，而且也把主動元件與被動元件整合到個別的晶片裏，許多人相信有一天 也許利用單一顆晶片就可以完成一個系統，單晶片系統(System-on-Chip，簡稱 SOC)這觀念因應而生[6]。在單晶片系統中因為把整個系統所需的各複雜功能單 元如記憶體、邏輯控制、訊號、RF 和電源區塊等合併到同一顆晶片上[7]，各單 元之訊號傳遞透過晶片內部連接其速度、效率及低電源消耗量(Low Power Consumption)會比相同電路在印刷電路板上為佳。雖然單晶片系統具有如此多之 優點，但主要面臨的挑戰在於矽技術(Silicon Technology)與合併動作在相當程 度上複雜技術平台發展[7]。

當 SOC 發展遇到瓶頸時，隨後有人提出多晶片模組(Multi-Chip Modules，

簡稱 MCM)與單封裝系統(System-in-Package，簡稱 SiP)等概念。多晶片模組由 單一封裝包含多個裸晶(Bare Dies)以及不同配置和大小所建置的分散元件所組 成，並利用不同的晶片到基板(Chip-to-Substrate)的附著技術如打線接合、卷

板上[8][9][10][11]。而單封裝系統其組成是由多個晶片堆疊或被連接於單一封 裝中，每一顆晶片可能都具有單一功能(如記憶體)或在系統中扮演一複雜的角 色，就像一個次系統在晶片上(Subsystem on a chip，簡稱 SSoC)，單封裝系統 的發展基礎莫過於整個覆晶技術的進步[7]。多晶片模組在覆晶封裝中常把兩個 以上晶片透過不同的晶片擺放與繞線連接讓晶片之間訊號可相互傳遞，但隨著 IC 功能不斷的提升，單一膠體中晶片與晶片之連線愈趨複雜，因此需要一個有 效率的繞線方法來完成所有繞線，否則未來在多晶片模組或單封裝系統等設計方 式可能因繞線問題而造成封裝上的困難，導致 IC 無法順利生產。雖然多晶片模 組與單封裝系統設計和單晶片系統有相當大之區別，畢竟多晶片模組與單封裝系 統之各晶片為個別分開生產，技術有所差異，只是利用覆晶封裝技術做整合，其 實現之機會較大，所以整個覆晶技術發展實為單封裝系統發展之基礎。

在覆晶封裝技術中常被分為晶片層級封裝(chip-level packages ，又稱為 first-level)與印刷電路板層級封裝(package-to-board ，又稱為 second-level) [1]。晶片層級封裝常用於單晶片與多晶片系統，主要是將 IC 晶片封於膠體中，

完成電路及密封保護製程，尤其在多晶片模組系統中兩個以上晶片密封於膠體 中，透過第二層級的印刷電路基板中繞線讓晶片與輸入輸出接腳做訊號的連接，

這部份之繞線就稱為＂跳脫繞線(Escape Routing)＂[1][12][13][14]。在傳統 的覆晶封裝技術中依凸起球之分佈方式常被分為兩種形式，第一種形式為外圍陣 列(A Peripheral Array)形式，其凸起球常分布於覆晶技術封裝界線外圍中，如 圖 1.6(a)為外圍陣列形式所示，其缺點為無法做到高數目之接腳。第二種形式 為區域陣列(A Area array)形式，其凸起球平均分配於封裝界線中，如圖 1.6(b) 為區域陣列形式所示，其優點為可提高輸出接腳數，較適用於現代超大型積體電 路高腳數之需求[15]。無論外圍陣列形式或區域陣列形式，其晶片中心的凸起球 都被分配為電源與接地接腳[16]，如圖 1.7 C4 電源分配位置。為了增加輸入輸 出跳脫繞線的密度，通常做輸入輸出訊號的凸起球在設計跳脫繞線時都會由晶片

中心向後做繞線，避開電源繞線以免產生訊號干擾[5]。

圖 1.6(a)為外圍陣列形式(b)為區域陣列形式 圖 1.7 C4 電源分配位置

跳脫繞線主要的目的為二，一是透過跳脫繞線將覆晶技術晶片之密集凸起球 連接到印刷電路板層級外，透過接合球與外界輸入輸出接腳連接，這常見於單晶 片中。二是在多晶片模組中除了將覆晶技術接腳透過跳脫繞線與外界輸入輸出接 腳連接外，晶片與晶片之間訊號的連接也必須透過跳脫繞線來完成。針對上述兩 個主要目的可知，跳脫繞線無論在球柵陣列或覆晶封裝技術中都扮演非常重要角 色，尤其產品功能複雜化、IC 接腳數目增加下，要在有限的繞線層數下完成所 有繞線工作，勢必是一件非常有挑戰性的工作。因此，在 IC 高度接腳化的同時，

也必須在繞線中思考新的方法與技術，讓逃脫繞線更有效率與所需的跳脫繞線層 數都能降低節省繞線之成本。在這前提考量下本論文提出一個解決方法讓跳脫繞 線之效率能夠提高且能夠在有限層數下完成繞線之工作。

球柵陣列封裝的目的在於把晶片的大量接腳，連接到印刷電路板上，Kubo[17]

等提出 via 分配與整體繞線(Global Routing)的方法，針對單一晶片及二層的球 柵陣列封裝，考慮全部的線長與線的擁擠度當成是封裝基板繞線的首要策略 [17]，在他的方法中透過 via 的調換及 via 的移動，解決繞線所產生的交叉現象，

之後利用圖形理論建立繞線的成本圖形讓第一層總線長可達最佳化。但缺點是只

第二層可能會產生繞遠路(Detour-preventive)現象，影響整體可能線長。

利用現有製造技術與設備以有效率的跳脫繞線方法降低跳脫繞線所需的層 數一直是企業追求目標，在傳統上爲了增加每層的繞線數與每個通道繞線數作法 都是減少繞線的線徑、線與線的距離(Spacing)與線和銲墊的距離，這種作法需 要修改製程，使得製程不穩定而影響製造成本、良率和可靠度[18]。Horiuchi 等[18]提出一種有效率與非常實用的混合通道(Hybrid Channel)概念尤其針對 覆晶技術、晶片尺寸封裝和球柵陣列這種具有高密度的輸入輸出接腳，能利用現 有製造設備與製程，只利用銲墊、線寬和線距的幾何排列特性，就能增加每個通 道的繞線數、降低跳脫繞線所需要的層數、縮短執行時間，但唯一的缺點只能用 於傳統的方型陣列(Square Grid Array)中。而 Titus[19]等提出接合球被需要 偏移(Balls Shifted as needed)的方法，利用接合球移動至最佳位置而增加通 道之跳脫繞線數，使得單層繞線層即可完成繞線，這一種方法對於只需要單層繞 線層就可完成所有繞線時非常有用，但對於目前所使用的多層基板之繞線可能不 適用。

在 Shi[1]所提出的三種有效率的跳脫繞線，是把高密度的輸入輸出接腳由 傳統的方形陣列變成六角化陣列方式，且每一輸入輸出接腳變成六角化時角度固 定偏移 60 度。這種方法雖然可以增加 15%的輸入輸出接腳數與輸入輸出接腳的 間距(Spacing)，解決目前跳脫繞線所遇到之困境，但在未來 2018 年中這固定角 度 60 度可能無法適合當時之製程。因此在本論文中提出一般通用六角化陣列接 腳模型(Generally Hexagonal Array Pin Model)稱為α-六角化陣列接腳模型(α -Hexagonal Array Pin Model，簡稱α-Hexagonal Array)，透過六角化偏移角 度可隨製程改變而調整，而非固定 60 度不可調，以求得每一通道流過最佳線數，

減少總繞線面積成本，適應未來製程的改變，創造各世代產品。

第二章 問題描述與動機

覆晶封裝技術中，晶片被倒裝置於基板上，基板與晶片接合點之間透過凸起 球相互連接，在凸起球上方為晶片內部電路，實為晶片內部之繞線。凸起球之下 方為覆晶基板，在基板內為一多層板，主要擔任凸起球與接合球之連接繞線工 作，因此由晶片下方凸起球開始到基板下方接合球為止，這部份繞線稱為跳脫繞 線，如圖 2.1 覆晶封裝完成圖所示。在圖中為二層基板，表示可做跳脫繞線區域 只有二層，每條繞線所形成的 net 必須分別置於二層內，利用這有限的層數來完 成所有由凸起球到接合球之繞線，也必須符合繞線之限制。

圖 2.1 覆晶封裝完成圖

在傳統的覆晶封裝中，IC 晶片的正下方常固定安排為電源接合點(Power Pad)，使得晶片內部與印刷電路板之電源透過這些電源接合點與凸起球連接，提 供晶片所需之電源，而電源接合點被安排於晶片正下方，主要是目前晶片所使用 的電壓普遍由以往的 5 伏特，下降到現在的 1.5 伏特，在如此小的電壓下不得不 考慮由印刷電路板所傳送到電源接合點因傳輸距離所造成的壓降，影響到晶片的 正常動作，最簡單的方法就是把電源接合點安排於覆晶的正下方，減少電壓的傳 輸距離。如圖 2.2 覆晶基板背面圖，中心區域為電源接合球，外圍區域為輸入 輸出之接合球。

方法，將每一個需要與輸入輸出接腳連接的凸起球透過跳脫繞線連接到覆晶四 周，再利用印刷電路板上之繞線與各元件相連接。這其中所有的繞線在跳脫繞線

圖 2.2 覆晶基板背面圖

中必須符合繞線設計限制，各連線之間也不能夠產生交叉(crossing)之現象並保 證所有凸起球都能在有限的層數(Layer)下順利連線到覆晶四周，如圖 2.3 基板 可繞線層數。若為了增加繞線數而無法在有限的層數下完成或爲了在要求的層數 下完成而犧牲了繞線數，這都不能算是好的跳脫繞線的方法。本論文研究之目的 就在於尋找一個有效和快速的方法去解決目前高密度輸入輸出接腳化所造成日 益困難的跳脫繞線問題，增加 I/O 可繞線接腳數並降低跳脫繞線所需之層數，降 低封裝之成本。

(a)2 層 (b)4 層 (c)6 層 圖 2.3 基板可繞線層數

在覆晶製造過程中，除了成本考量外良率(Yield)也是一個各 IC 製造廠所重 視之問題，良率愈高，IC 製造成本降低，產品競爭力大幅提高，製造廠商獲利

就增加。同樣地在跳脫繞線中各層繞線的良率會影響道繞線完成後的總良率，詳 細公式描述如下所示：

累積的良率(Cumulative yield)={各層良率(Layer yield)}^層數

當每層跳脫繞線良率維持 93%時，跳脫繞線層數為 2 層根據上式計算所累積之良 率下降約 10%[14]，所以在跳脫繞線另一個所要重視之問題為降低跳脫繞線之層 數，提升累積之良率，增加產品競爭力。所以在本論文第三章中提出一個一般化 高密度 IC 接腳的跳脫繞線方法，透過這有效率的方法確保接合球的偏移角度可 以隨通道跳脫線數做調整，無須改變任何製程與製造成本，並可增加每一通道的 跳脫線數與每層繞線之良率，減少繞線之層數，進而提升每顆 IC 製造良率，這 種方法在現今廠商追求高良率與低成本情況下，實為一種最有效之方法。

隨著時代的進步 IC 功能的要求也越來越強大，單一 IC 晶片已無法負擔此一 複雜的功能要求，因此就發展出將多個晶片封裝在單一膠體中來完成此一複雜性 功能要求，此為多模組晶片。在多模組晶片封裝中同一膠體內具有二個(含)以上 的晶片，晶片與晶片之間訊號的連接則透過跳脫繞線來完成，在考量多晶片的跳 脫繞線時，除了將晶片彼此相連接的凸起球透過跳脫繞線完全連接外，也必須思 考整體跳脫繞線的層數，因而增加整體跳脫繞線的困難。所以在本論文第五章中 延伸α-六角化接腳模型於多模組晶片用於解決多晶片封裝的跳脫繞線，希望透 過本論文所提出之簡單的繞線方法解決目前在多模組晶片所遇到多晶片繞線的 層數問題，希望藉由本論文所發展的列對列水平跳脫繞線方式能在有限的繞線層 數下除了可增加多晶片的連接數外，也可將跳脫繞線的層數降至最低，讓利用多 模組晶片概念所設計的 IC 能順利完成。

第三章 通用六角化陣列接腳模型

本章將介紹本論文的方法，通用六角化陣列接腳模型(簡稱α-六角化陣列)技 術應用於覆晶封裝基板的跳脫繞線，希望在符合跳脫繞線的前提下，透過可依繞 線線寬與線距的條件調整六角化的偏移角度，建構以偏移角度為導向的跳脫繞 線，以減少跳脫繞線之層數，降低繞線之總面積成本與提高產品之良率，並解決 標準六角化在固定層數下可能無法順利完成繞線之情況。本章將介紹六角化陣列 接腳模型的相關知識，包括六角化陣列接腳簡介、六角化之設計規則與間距及α- 六角化重要理論介紹。

3.1 六角化陣列接腳簡介

傳統的覆晶封裝接合球是正方形排列方式，無論長與寬的接合球排列均為 n 個，稱為 n*n 方形矩陣，如圖 3.1 為 10*10 方形陣列排列方式所示。但隨著高腳 數的時代來臨，六角化陣列接腳的概念已成為新一代產品的主流，所謂的六角化 陣列接腳即是把覆晶封裝接合球排成六角化陣列方式形態，如圖 3.2 六角化陣列 排列方式。而排成六角化陣列的主要目的就是在與正方形陣列排列方式相同面積 下，六角化陣列接腳具有較高的輸入輸出接腳密度及接腳間隙的特性［15］，增加 輸入輸出接腳數及繞線的空間，解決目前晶片功能日益增加，造成輸入輸出接腳 數不斷上升，繞線日益困難的問題。

圖 3.1 10*10 方形陣列排列方式 圖 3.2 六角化陣列排列方式

以往六角化接腳都是把偏移角度固度偏移 60 度，為了區別傳統固定偏移角度 (α=60 度)大小與本論文所建立的有彈性偏移角度模型之不同，所以將使用傳統固 定偏移角度的六角化形式，稱為標準六角化或稱為 60-六角化。而本論文所建立之 通用六角化問題即定義置於覆晶基板下接合球的排列方式，可以隨製程的改變、

繞線需要做適當角度的調整，接腳的角度已非固定 60 度接腳，而可依球距、接合 點直徑、線寬及線距等參數輸入本論文所建模型中，算出角度的適當容許範圍，

目標就是要降低繞線所需之跳脫繞線的層數，以減少因固定偏移角度造成繞線層 數增多，增加製程之成本。另外希望透過本論文所建立的α-六角化陣列模型解決 在固定繞線層數下，標準六角化可能無法順利繞線之問題，以協助設計者選用適 當的跳脫繞線晶片基板。

一般在標準六角化的跳脫繞線中，其繞線方法有列對列水平的跳脫繞線 (Column by Column Horizontal Escape Routing)或行對行垂直的跳脫繞線(Row by Row Vertical Escape Routing) 、 兩 邊 水 平 / 垂 直 跳 脫 繞 線 (Two-sided Horizontal/Vertical Escape Routing) 方 式 與 多 方 向 混 合 通 道 跳 脫 繞 線 (Multi-direction Hybrid Channel Escape Routing)等，由六角化特性中可知，

因六角化在水平或垂直方向並非對稱的，在水平通道中其間距為 3 (P 為間距大P 小)比方形陣列間距大，在某製程下利用列對列的跳脫繞線方式，會比傳統的正方 形陣列有較多的繞線數，因此在六角化陣列中較適合利用列對列水平跳脫繞線的 方式，以增加通道繞線之能力，故本論文重點在建立六角化以變動偏移角度為基 礎下之列對列水平跳脫繞線。

3.2 六角化之設計規則與間距

在跳脫繞線問題中，輸入輸出接合點位於基板上方，基板下方則透過表面黏

著技術植入接合球與外界輸入輸出單元相連接。而跳脫繞線的部份必須透過接合 點 與 接 合 點 之 間 的 間 隙 (Pitch) 拉 出 到 基 板 邊 緣 ， 再 透 過 封 裝 繞 線 (Package Routing)與基板下方之接合球相連接，一般稱接合點與接合點中心的距離為通道 (Channel)，不相連的接合點對繞線而言可視為一障礙物，通道大小會影響整體繞 線能力，若通道越大經過的繞線數越多，整體繞線能力越佳。因此根據上述所言 定義五個基本主要參數：

1.線寬 W：由圖 3.3 基本參數圖所示，W 代表線的寬度，計算標準為線的水平二側 邊緣距離。

2.D 代表接合點的直徑，由接合點二側邊緣距離所示。P 代表二接合點之間的距離，

由相鄰二水平接合點之中心所形成距離。由圖 3.3 所示間距 P 之大小則影響到跳 脫繞線數目。

3.在間距部份：Sw 代表相鄰二線垂直或水平距離，由相鄰二線邊緣計算。

Sp 代表線與接合點垂直或水平距離，由線的距離到相鄰接合點的 距離。

4.α代表六角化接合點偏移角度。由相鄰兩水平接合點中心水平與對角接合點中 心對角線所夾之角度。若α=90 度時，六角化接腳會變為傳統的正方形陣列接 腳，若α=60 度時，稱為標準六角化陣列接腳，若任意偏移角度時，稱為α-六 角化陣列接腳。

圖 3.3 基本參數圖 圖 3.4 垂直/水平/對角線通道圖

5.通道：垂直通道代表垂直方向繞線經過之通道，通道大小為相鄰兩接合點邊緣

距離。水平通道代表水平方向繞線經過之通道，通道大小由接合點邊緣至兩接 合點水平中心連接線。對角線通道代表水平線流過對角接合點之通道，通道大 小由對角接合點邊緣距離。

上述基本參數配合目前一般製程中可知，Sp 與 Sw 之大小並不相等，且 Sp 之 大小通常大於 Sw，所以在本論文的模型中為了更符合實際製程考量，把 Sp 與 Sw 分別表示，讓計算之後的α偏移角度，能夠更接近現代及未來實際製程要求，讓 跳脫繞線層數最少，達到實用目的。

傳統六角化因偏移角度採用固定 60 度，在垂直、水平與對角線通道中只流過 一條線，通道大小無論在何種通道情況下只需能容納 2Sp+W 即可，如圖 3.5 標準 六角化(a)垂直通道(b)水平通道(c)對角線通道限制圖所示。這種架構雖然比較簡 單，在製造過程因角度固定 60 度生產基板時可大量生產無須因製程不同而生產不 同之角度，可作為標準化基板，但缺點在某一製程下標準化基板因角度固度每層 繞線數也固定，會造成在最後一層產生只有幾條線的浪費情況，浪費生產所需要 之成本，根據此一缺點本論文提出α-六角化陣列接腳模型，透過角度調整改善這 種現象。

(a) (b) (c)

圖 3.5 標準六角化(a)垂直通道(b)水平通道(c)對角線通道限制圖

3.3α-六角化模型

由上節六角化之設計規則與間距中可知，標準六角化偏移角度固定 60 度缺乏 設計之彈性，可能會產生最後一層浪費之問題，如圖 3.6 9*9 標準六角化繞線圖 所示，在第三層中因偏移角度固定不可偏移，而產生在第三層只剩下五條線也必 須用一層之浪費。另外若以層數為限制下，標準六角化有可能無法在有限的層數 下，完成繞線如圖 3.6 所示，若層數限制二層下，使用傳統標準六角化設計則無 法順利繞線。根據這些標準六角化可能產生之問題，本論文提出α-六角化模型，

利用可隨製程參數不同而改變偏移角度α，解決標準六角化偏移角度不具彈性的 缺點，進而增加每一通道流過線數，讓跳脫繞線在每一層中均能發揮最大效益，

充分使用減少最後一層之浪費，以達到繞線層數最少化與最佳化情形，如圖 3.7 9*9 α-六角化繞線圖所示可發現與標準六角化使用相同之間距與線距等相同條件參 數，但透過偏移角度之調整，使得水平通道流過線數增加，層數就由標準六角化 使用三層降為二層，除了可將層數最小化以外也可避免圖 3.6 第三層之浪費。若 以跳脫繞線層數限制為前提下，透過α-六角化模型的角度調整，使得每一通道均 能充分繞線，達成繞線目標並降低層數。所以首先定義α-六角化模型，希望透過 角度調整而改變通道內實際可容納流過線數，訂定偏移角度(α)的通用範圍，協 助跳脫繞線之製造。

(a)第一層 (b)第二層 (c)第三層 圖 3.6 9*9 標準六角化繞線圖

(a)第一層 (b)第二層 圖 3.7 9*9α-六角化繞線圖所示

α-六角化模型是以變動偏移角度為基礎下之列對列水平跳脫繞線，利用偏移 角度的改變，增加水平通道及對角通道的繞線能力，改善傳統六角化設計上缺乏 彈性的缺點。而所謂的偏移角度是由相鄰兩水平接合點中心水平線與對角接合點 中心對角線所夾之角度，α-六角化模型的偏移角度可以透過間距與球距等製程因 素而調整外，也可在有限的層數限制下，調整α偏移角度符合層數之限制，其角 度調整方式如圖 3.8α偏移角度改變圖，在圖中(a)偏移角度α較小，使得水平通 道與對角線通道的寬度較小，跳脫繞線的數目較小，(b)圖中偏移角度較大，水平 通道與對角線的寬度變大，跳脫繞線的數目也變大。因此可知利用改變偏移角度 α之大小，就能改變水平通道與對角線通道之大小，增加或減少水平跳脫繞線，

至於α偏移角度應偏移多少及所受到之限制，是本論文研究之重心，因此在以下 各小節中偏移角度實際所受到之限制，加以討論分析：

(a)α較小 (b)α較大 圖 3.8α偏移角度改變圖

3.3.1 垂直通道對間距(P)限制

如圖 3.9 為α-六角化接腳排列圖，在此圖形中我們加以放大及取部分圖型如 圖 3.10α-六角化接腳放大圖表示，在圖 3.8 中首先假設偏移角度α時，依實際繞 線我們先考慮一條線流經垂直 A 通道之情形，如圖 3.11 垂直繞線圖所示。在圖中 垂直 A 通道因要流經一條線，A 通道的間隙(P)必須大到足以滿足一條線的線寬(W) 及二倍的線與接合點間隙(Sp)，又因間隙為相鄰接合點中心距離，必須扣掉接合 點直徑 D，所以真正 P 之限制為 P≧W＋D＋2S^P，只要間距 P 滿足上述之限制，則垂 直通道就可允許一條繞線經過，間距 P 之最小值就為 W+D+2Sp。

α-六角化模型因探討列對列跳脫繞線為基礎，無論如何改變α偏移角度大 小，但在垂直通道部份依舊維持與標準六角化相同，間距 P 必須滿足垂直通道流 過一條繞線經過，故以繞線面積成本最小為考量下，間距 P 為最小值(W+D+2Sp)下 在垂直繞線所獲得的面積成本應最少，所以取 P=W+D+2Sp。

圖 3.9α-六角化接腳排列圖 圖 3.10 六角化接腳放大圖 圖 3.11 垂直繞線圖

3.3.2 對角線通道對偏移角度α限制

若考慮跳脫繞線經由水平 B 通道流出時，則跳脫繞線必須經過水平通道與垂 直通道，在這一節中我們先討論跳脫繞線在對角線通道對偏移角度之限制。在對 角線通道中因考量流過一條線之情況，則 a 接合點與 b 接合點所形成的對角線通

道間隙必須滿足間距 P 之限制。根據接合點偏移之後與未偏移之接合點形成的△

abc 如圖 3.12 所示，ab為斜邊，bc為△abc 垂直平分線，所以ac為 2

P，ab與ac

所夾角度為α-六角化接腳偏移角度α，由以上可知ab為下式所示：

SP

D Cos W

P

2 ≥ + +2

α

若考慮間距 P 最小值時，則 P=W＋D＋2S^P，代入上式

SP

D Cos W

P

2 ≥ + +2

α 後可得

2 1

1 ≥

α

Cos ，則可得偏移角度α之限制式為α ≥ 60⁰ 。若對角線通道ab考量流過 一條線時，則偏移角度α必須大於等於 60 度，對角線通道才可能容納一條線經過。

圖 3.12 水平流經一條線

3.3.3 水平通道對偏移角度α限制

考慮跳脫繞線由 B 通道流出時，考慮 a 連接點與 b 連接點在水平通道跳脫繞 線間距其效果與bc扣掉一連接點直徑效果相同，故同樣可由∠α對邊求得，先令

bc=X，則由圖 3.10 可知 Tanα為下式表示：

α P Tan

X =

2

X 因為要經過一條線，所以必須考慮 a 連接點半徑、跳脫繞線線寬、線與線間 距(Sw)線與連接點間距(Sp)等，詳細限制如下：

P

S S D Tan W

P

W S

S D Tan W

W S S D W PTan

X

P W

P W

P W

2 2 3

2 2 2

2 1 2 1 2

+ +

≥ +

+ + +

≥ +

+ + + +

≥

=

α α

α

將 P=W＋D＋2S^P代入上式，可知：

P P W

S D W

S S D Tan W

2 2 2 3

+ +

+ +

≥ +

α

2 ) 2 2 (3

1

P P W

S D W

S S D Tan W

+ +

+ +

≥ ⁻ +

α

綜合對角線通道與水平通道對偏移角度α限制可得：

⎭⎬

⎫

⎩⎨

⎧

+ +

+ +

≥ ⁻ + )

2 2 2 (3

, 60^{0 1}

P P W

S D W

S S D Tan W

α

根據國際半導體技術發展指標機構(International Technology Roadmap for Semiconductors，簡稱 ITRS)[20]預測 2006 年覆晶封裝實際參數，間距（P）為 130μm，連接點直徑(D)為 65μm，線寬(W)為 27.9μm，線距(Sw)和線與連接點距

離（Sp）為 27.9μm，代入上式限制式中，

⎭⎬

⎫

⎩⎨

⎧

+ +

+ +

≥ ⁻ + )

2 2 2 (3

, 60^{0 1}

P P W

S D W

S S D Tan W

α

中可得α≧MAX{60^O,60.25^O}，所以偏移角度α應為 60.25^O，並非標準六角化所偏 移角度 60^O可適合此製程要求。

3.3.4 輸入輸出接腳密度

覆晶封裝技術由方型陣列接脚變為六角化陣列接腳方式，在於六角化陣列接 脚具有較高的輸入輸出接腳密度(I/O density)，換句話說在相同基板面積下六角 化陣列接腳方式可以容納較多的接腳，以提供設計者當作輸入輸出接腳使用，這 在目前高腳化的潮流下，更讓設計者在晶片設計中提供更方便、更有彈性的接腳 設計。

在方型陣列接腳模式下計算輸入輸出接腳密度為單位面積下的輸入輸出接腳 個數[15]。在方形陣列接腳區域中每邊的長度為接合點與接合點的間距 P*通道個 數再加上一個接合點之直徑，一般表示為(n-1)P+D，面積為[(n-1)P+D]²，如圖 3.13 方形陣列接腳圖。在這裡為了考慮整體的輸入輸出接腳密度，所以我們定義方型 陣列接腳輸入輸出接腳密度為IOD =總接脚數/總繞線面積。方型陣列總接腳數為^α_S n²，總繞線面積為各層繞線面積*繞線所需層數，而方型陣列接腳利用列對列繞線 所需要的層數為

⎥⎥⎤

⎢⎢⎡ 4

n ，總繞線面積為 [( 1) ]² 4 n P D

n − +

⎥⎥⎤

⎢⎢⎡

，所以方型陣列接腳輸入輸 出接腳密度為

2 2

] ) 1 4 [(n P D n

IOD_S n

+

⎥⎥ −

⎢⎢ ⎤

= ⎡

α

圖 3.13 方形陣列接腳圖 圖 3.14 α-六角化接腳圖

六角化接腳模式下定義輸入輸出接腳密度與方型陣列接腳相同，在六角化區 域中長邊的長度為接合點與接合點的間距 P，但寬為二倍的bc等於 PTanα，面積

為 ]

)2 1 ][(

) 1

[( PTan D

n D P

n− + −

α

2 ] ) 1 ][(

) 1 ) [(

1 ( 2 IOD 2

2

H

D PTan

n D P Nw n

n

n n

+

− +

⎥ −

⎥

⎢ ⎤

⎢

⎡

+

−

=

α

α n 是偶數

2 ] ) 1 ][(

) 1 ) [(

1 ( 2

2 1 IOD

2

H

D PTan n

D P Nw n

n

n n

+

− +

⎥ −

⎥

⎢ ⎤

⎢

⎡ +

− −

=

α

α n 是奇數

由上式中 ⎥

⎥

⎢ ⎤

⎢

⎡

+ )1 (

2 Nw

n 表示六角化接腳所需之層數， [( 1) ] )

1 (

2 n P D

Nw

n ⎥ − +

⎥

⎢ ⎤

⎢

⎡

+ 2 ]

) 1

[( PTan D

n−

α

2

2 n

n − )，

當 n 為奇數時其總接脚數為(

2

2 −1

−n

n )。因為六角化陣列接腳比方型陣列接腳具 有較高的接腳數，所以六角化接腳模式的輸入輸出接腳密度也要高於或等於方型 陣列接腳密度，如下列表示：

α α

IODS H ≥ IOD

而且兩邊整理之後可得到下列α限制式，n 是偶數時為

2 2 2

] ) 1 4 [(

2 ] ) 1 ][(

) 1 ) [(

1 ( 2

2

D P n n

n D

PTan n

D P Nw n

n

n n

+

⎥⎥ −

⎢⎢ ⎤

≥⎡ +

− +

⎥ −

⎥

⎢ ⎤

⎢

⎡ +

−

α n 是奇數時為

2 2 2

] ) 1 4 [(

2 ] ) 1 ][(

) 1 ) [(

1 ( 2

2 1

D P n n

n D

PTan n

D P Nw n

n

n n

+

⎥⎥ −

⎢⎢ ⎤

≥⎡ +

− +

⎥ −

⎥

⎢ ⎤

⎢

⎡ +

− −

α

為了得到α在輸入輸出密度的限制式，我們分別整理之後得到 n 是偶數時，

⎥⎥

⎢ ⎤

⎢

⎡

− +

⎥⎥

⎢ ⎤

⎢

⎡

− + +

⎥⎥ −

⎢⎢ ⎤

− ⎡

≤

) 1 ( ) 2 1 (

) 1 ( 2 2 ] ) 1 4 [(

) 1 2 (

Nw P n n n

Nw nD n D P n n

n Tanα

n 是奇數時為

⎥⎥

⎢ ⎤

⎢

⎡

− +

⎥⎥

⎢ ⎤

⎢

⎡

− + +

⎥⎥ −

⎢⎢ ⎤ + ⎡

−

≤

) 1 ( ) 2 1 (

) 1 ( 2 2

] ) 1 4 [(

) 1 2

(

2

2 2

Nw P n n n

Nw D n n D P n n

n n Tanα

最後得到α角度限制為，n 是偶數時

) )

1 ( ) 2 1 (

) 1 ( 2 2 ] ) 1 4 [(

) 1 2 (

1(

⎥⎥

⎢ ⎤

⎢

⎡

− +

⎥⎥

⎢ ⎤

⎢

⎡

− + +

⎥⎥ −

⎢⎢ ⎤

− ⎡

≤ ⁻

Nw P n n n

Nw nD n D P n n

n α Tan

n 是奇數時為

) )

1 ( ) 2 1 (

) 1 ( 2 2 ] ) 1 4 [(

) 1 2

( (

2

2 2

1

⎥⎥

⎢ ⎤

⎢

⎡

− +

⎥⎥

⎢ ⎤

⎢

⎡

− + +

⎥⎥ −

⎢⎢ ⎤ + ⎡

−

≤ ⁻

Nw P n n n

Nw D n n D P n n

n n α Tan

3.4 通用六角化接腳模型完整公式

若以 N^w代表流過水平通道的線數，我們可知水平通道流經一條線時為跳脫繞 線基本要求，為了與α-六角化模型可調整偏移角度讓水平通道可流過多條繞線，

故稱為跳脫繞線單線模式，而在水平通道可流出二條線(含)以上之現象，稱為跳 脫繞線多線模式，無論在單線或多線模式下主要之目的均要建立本論文所提α-六 角化模型的完整模型，藉由完整模型之建立可詳細分析跳脫繞線的各種現象，或 針對跳脫繞線在各種限制下如層數限制、繞線面積限制與最小層數要求限制下，

均能利用α-六角化模型透過偏移角度而有一個最佳之解決方式，效果也會比傳統 方形陣列接腳與傳統六角化接腳模型更佳，因此我們針對α-六角化模型的跳脫繞 線單線模式與多線模式加以討論，透過以水平通道利用列對列的跳脫繞線在不同 的 N^W線數基礎下，建立單線模式與多線模式的完整模型，來評估偏移角度α之範 圍，以作為整體製程之考量。

3.4.1 跳脫繞線單線模式

根據前面所示，利用列對列的水平跳脫繞線在水平通道流經一條線時，其偏 移角度α被限制在 60 度與 60.25 度兩者之間取最大值，若α=60 度時雖然對角線

通道可容納一條線經過，而不會違反繞線之設計規則，但偏移角度α對水平通道 來說可能太小，而影響到水平通道無法流過一條線，產生水平繞線在對角線通道 能過而在水平通道不能過之現象，這也是標準六角化固定 60 度所缺乏考慮之現 象，為了確保水平通道能在對角線通道與水平通道流過一條線，偏移角度α還是 要選擇 60.25 度才合乎設計規則，所以綜合對角線與水平通道對偏移角度α限制，

以建立α-六角化模型跳脫繞線單線模式下限限制可為下列公式顯示：

⎭⎬

⎫

⎩⎨

⎧

+ +

+ +

≥ ⁻ + )

2 2 2 (3

, 60^{0 1}

P P W

S D W

S S D Tan W

α

若加以考慮α-六角化模型輸入輸出接腳密度，稱為α-六角化跳脫繞線單線 模式完整模型，在這模型下透過α上限與下限之限制，可以完整的限制偏移角度 α既能滿足六角化輸入輸出接腳密度大於方型矩陣輸入輸出接腳密度，又能同時 滿足對角線通道與水平通道流過一條線，所以α-六角化跳脫繞線單線模式完整模 型可由下列公式表示：

⎭⎬

⎫

⎩⎨

⎧

+ +

+ +

≥ +

≥

⎟⎟

⎟⎟

⎟

⎠

⎞

⎜⎜

⎜⎜

⎜

⎝

⎛

⎥⎥

⎢ ⎤

⎢

⎡

− +

⎥⎥

⎢ ⎤

⎢

⎡

− + +

⎥⎥ −

⎢⎢ ⎤

− ⎡

−

− )

2 2 2 (3

, 60 )

1 ( ) 2 1 (

) 1 ( 2 2 ] ) 1 4 [(

) 1 2 (

1 0 1

P P W

S D W

S S D Tan W

MAX Nw

P n n n

Nw D n D P n n

n

Tan α

3.4.2 完整的α-六角化接腳模型

根據前一節說明可知水平通道流過線數 Nw=1 時，為α-六角化陣列接腳的特 殊情況，稱為α-六角化陣列接腳的跳脫繞線單線模式是為特殊限制，同上節相同 方法我們可得，完整的α-六角化接腳模型為下式表示，當 n 是偶數時

⎪⎪

⎭

⎪⎪

⎬

⎫

⎪⎪

⎩

⎪⎪

⎨

⎧

⎟⎟⎠

⎜⎜ ⎞

⎝

⎛

+ +

+ +

+ +

⎟⎟⎠

⎜⎜ ⎞

⎝

⎛

+

− + +

+ +

≥

≥

⎟⎟

⎟⎟

⎟

⎠

⎞

⎜⎜

⎜⎜

⎜

⎝

⎛

⎥⎥

⎢ ⎤

⎢

⎡

− +

⎥⎥

⎢ ⎤

⎢

⎡

− + +

⎥⎥ −

⎢⎢ ⎤

− ⎡

−

−

−

P

P W W W

P W W W

P

S D W

S S N D W Tan N

S S N D W N

S D Cos W

MAX Nw

P n n n

Nw nD n D P n n

n Tan

2

2 2

) 1 2 (

4 , ) 1 ( 2 2 2

2

) 1 ( ) 2 1 (

) 1 ( 2 2 ] ) 1 4[(

) 1 2 (

1 1

1

α

當 n 是奇數時為

⎪⎪

⎭

⎪⎪

⎬

⎫

⎪⎪

⎩

⎪⎪

⎨

⎧

⎟⎟⎠

⎜⎜ ⎞

⎝

⎛

+ +

+ +

+ +

⎟⎟⎠

⎜⎜ ⎞

⎝

⎛

+

− + +

+ +

≥

≥

⎟⎟

⎟⎟

⎟

⎠

⎞

⎜⎜

⎜⎜

⎜

⎝

⎛

⎥⎥

⎢ ⎤

⎢

⎡

− +

⎥⎥

⎢ ⎤

⎢

⎡

− + +

⎥⎥ −

⎢⎢ ⎤ + ⎡

−

−

−

−

P

P W W W

P W W W

P

S D W

S S N D W Tan N

S S N D W N

S D Cos W

MAX Nw

P n n n

Nw D n n D P n n

n n Tan

2

2 2

) 1 2 (

4 , ) 1 ( 2 2 2

2

) 1 ( ) 2 1 (

) 1 ( 2 2 ] ) 1 4[(

) 1 2 (

1 1

2

2 2

1

α

當 Nw=2 與 Nw=3 代入上述公式驗證時與上述公式相同，因此我們省略 Nw=

4,5,……等計算。由上述二式表示，我們可知接合球偏移角度α可依線寬與線徑 等因數，來決定角度大小而非永遠固定 60^O角，所以在本論文所建立的通用六角化 接腳模型(簡稱α-六角化陣列)在任何水平的列對列跳脫繞線中，如果每一通道流 過線數為最大時，則選用的偏移角度α 可能必須在α 的上限範圍，而在水平通道 流過線數在一定接受範圍內時，偏移角度α 一直維持在上限與下限之間限制內，

當在水平通道流經線數為(Nw)時，使得下限反過來大於上限，而違反上限與下限 之關係，此時的 Nw 為水平通道流過的最大線數，以N_W^max來表示。

3.5 預測數據

根據上述無論在單線模式(Nw＝1)或完整模式(Nw≧2)中，我們均可根據流過 之線數（Nw）與線徑（W）等數據推算偏移角度α 之大小，且α 均介於上限與下限 之間，上限所代表的意義為滿足六角化輸入輸出接腳密度大於方型矩陣輸入輸出 接腳密度下偏移角度α 之最大值。而下限所代表的意義為能有足夠的間距可以滿 足一定數量的線數流過通道，所以α 應介於上限與下限之間，所有條件均可滿足 且可繞線成功。

但隨著流過線數(Nw)愈多時，偏移角度α 逐漸變大，α 上限與下限也逐漸變 大，最後這種上限與下限之關係可能在某一線數下，演變成下限大於等於上限，

這時我們就可根據本論文所提供的通用六角化陣列接腳模型推論出這一線數就是 在該條件下，流過通道的最大線數，這也證明在一定的條件下，流過通道的線數

不可能完全無限制，所以在設計跳脫繞線時其接合球採六角化排列時，可事先把 製程的數據例如線寬、接合點直徑、流過通道線數…等數據，帶入本論文所建立 模型中，就能計算出偏移角度α 之大小。

Year 2006 2018 間距(Pitch)P 130 70 接合點直徑(Pad Diameter)D 65 35 繞線線寬(Line Width)W 27.8 15 繞線線距(Line Spacing)Sw 27.9 15 接合點與線距(line spacing)Sp 27.9 15

表 3.1 覆晶技術預測參數(單位：μm)

根據 ITRS 預測覆晶封裝數據如表 3.1 所示。本論文以 2006 年預測數據為例，

為 50*50 的α -六角化陣列接腳，將間距與接合點直徑等預測參數導入我們所建立 的通用六角化模型中，利用不同線數 Nw，求出α的上、下限，如表 3.2 表示。

α下限 通過線數

(N_W) α上限

Cos^-1α Tan^-1α Max 1 63.30548 60.00000 60.25042 60.25042 2 70.83097 68.67363 68.19327 68.67363 3 74.88012 73.39523 72.89227 73.39523 4 79.08386 76.38781 75.95922 76.38781 5 79.08386 78.45996 78.10725 78.45996 6 81.23202 79.98170 79.69145 79.98170 7 81.23202 81.14741 80.90635 81.14741 8 83.40379 82.06933 81.86681 82.06933 9 83.40379 82.81688 82.64478 82.81688 **10 83.40379 83.43536 83.28753 83.43536

表 3.2 2006 年預測覆晶封裝技術製程

根據表 3.2 所示，在相同製程下隨著通道通過線數增加，偏移角度α也隨之

55 60 65 70 75 80 85

1 2 3 4 5 6 7 8 9 10 流經線數(Nw)

　　偏移角度α

α上限 α下限

圖 3.15 2006 年預測覆晶封裝技術偏移角度與流過線數曲線圖

增加，且保持上限大於下限之關係。這樣的關係一直到通過線數(Nw)等於 10 時，

α下限為 83.43536 度，上限為 83.40379 度明顯的違反了上述之規定，故我們可以 推論在 2006 年預測製程下，接合球最大偏移角度α為 83.40379，最大水平通道通 過線數為 9 條線(N_w^max =9)。若以α偏移角度與流過線數以曲線圖表示如圖 3.15 2006 年預測覆晶封裝技術偏移角度與流過線數曲線圖，則可發現當流過線數(Nw) 大於 9 時α上限與α下限兩條曲線已經產生交叉，之後α下限已經大於α上限，

明顯違反本論文所建構的通用六角化陣列接腳模型之公式，故也可推論接合球最 大偏移角度α為 83.40379，最大水平通道通過線數為 9 條線(N_w^max =9)。

依 ITRS 預測 2018 年覆晶封裝技術製程為例，為 50*50 的α -六角化陣列接腳，

接合球與接合球之間距(pitch)為 70 微米(μm)，接合點直徑(pad diameter)為 35 微米(μm)，繞線線寬(line width)為 15 微米(μm)，繞線線距(line spacing)為 15 微米(μm)。將上述數據代入我們所建立的通用六角化陣列接腳模型中，而流過 線數(Nw)分別為 1，2，3...等，我們也可以得到相同的α上、下限結果，以下表 3.3 2018 年預測覆晶封裝技術製程表示之。

α下限 通過線數

(NW) α上限

Cos^-1α Tan^-1α Max 1 63.20189 60.00000 60.25517 60.25517 2 70.77568 68.67637 68.19859 68.67637 3 74.84525 73.39851 72.89727 73.39851 4 79.06550 76.39110 75.96376 76.39110 5 79.06550 78.46311 78.11134 78.46311 6 81.22013 79.98466 79.69515 79.98466 7 81.22013 81.15019 80.90972 81.15019 8 83.39704 82.07193 81.86989 82.07193 9 83.39704 82.81931 82.64762 82.81931

**10 83.39704 83.43764 83.29016 83.43764 表 3.3 2018 年預測覆晶封裝技術製程

55 60 65 70 75 80 85

1 2 3 4 5 6 7 8 9 10 流經線數(Nw)

偏移角度α

α上限 α下限

圖 3.16 2018 年預測覆晶封裝技術偏移角度與流過線數曲線圖

如表 3.3 2018 年預測覆晶封裝技術製程與圖 3.12 2018 年預測覆晶封裝技術 偏移角度與流過線數曲線圖，則可發現當流過線數(Nw)大於 9 時α上限與α下限 兩條曲線已經相當接近，之後α下限與α上限幾乎相等，這樣的關係一直到通過 線數(Nw)等於 10 時，α下限為 83.43764 度，上限為 83.39704 度明顯的違反了上 述之規定，故我們可以推論在 2018 年預測製程下，接合球最大偏移角度α為 83.39704，最大水平通道通過線數為 9 條線(N_w^max =9)。