第三章 全差動三角積分調變器之設計考量
3.4 切換式電容積分電路
(Switched-capacitor integrator circuit)
了解積分器的一般式，下面對積分器的電路再行了解。製作積分器的方式一般可以 有電阻電容及切換式電容等方法；然而電阻電容式，會佔據太大的面積，且電阻在製程 的製作上容易出現不相匹配的情形，降低電路效能，因此在此利用切換式電容的方式來 實踐我們的積分器。
圖3 - 10 切換式電容電路之阻抗等效
在積分電路中的開關式切換電容電路中，主要是利用開關切換搭配電容內的電荷流 動形成阻抗，等效為電阻的角色，用以取代電阻電容式積分中的電阻。圖3 - 9 中，當 A、
B 存在壓差時，經過開關的切換，在電容中將存在電荷ΔQ =C1(VA−VB)，又電流的基本
公式 R
V t
I = Q = ，則：
s
eq C C f
R T
= ⋅
= 1
(3 . 4)
z 單端積分電路
圖3 - 11 無延遲開關式切換電容積分器 (Delay-free SC integrator) φ1
φ2 φ1
φ2
Vo
Vi
Cf
Cs
+ _
A B φ1 φ2
C
A B
圖3 - 12 非反相開關式切換電容積分器 (Noninverting SC integrator)
(3 . 10) 等效到 z 平面中可寫成 Cs⋅z−1⋅Vi(z)+Cf ⋅z−1⋅Vo(z)=Cf ⋅Vo
( )
z ，經化簡後可代入 (3 . 18)，則 s
[ ( ) ( )] ( ) 效應 (Charge injection) 及時脈回饋 (Clock feedthrough) 等因素，都會直接影響到我們 的電路。我們主要是利用 CMOS 開關來實現我們切換式電容的電路如圖3 - 14所示。下 面將針對兩個因子做了解。
φ
Vi Vo
¾ 時脈回饋 [5]
圖3 - 15 時脈回饋中等效雜散電容效應
一般在 NMOS 開關之中會存在一個雜散電容的效應，分別為Cgs及Cgd，如圖 3 - 13所示，此雜散電容將直接影響Vin及Vout的電壓值。在Vout中會出現一為輸入無 關的誤差ΔV ，
H ov
ov
clk W C C
C V W
V ⋅ +
⋅ ⋅
=
Δ ⋅ (3 . 28)
其中Cov為電晶體中閘極 (Gate) 和汲極 (Drain)、閘極和源極 (Source) 間彼此相重 疊所生成的單位寬度 (W) 電容值和。這樣的誤差將使得訊號產生諧波失真，進而 影響到我們電路的解析度。然而對於一般的 CMOS 開關而言，由於 CMOS 需要 互補式的相位差進行切換，因此可適當的調整 NMOS 及 PMOS 的長寬大小，讓 彼此間的雜散電容誤差可相抵消，降低時脈回饋造成的影響。另外，亦可適當的加 大電路的負載電容，降低雜散電容的比例。
¾ 電荷注入效應 [5]
當NMOS開關導通時，因通道反轉而生成的電荷必須被排除，形成了電荷注入 效應，一部份的電荷流入了負載電容之中，使輸出產生誤差，解析度降低。為了減 低這個效應對電路的影響，可以在開關與負載電容間加入合適的假元件 (Dummy device)，做成假冒式開關 (Dummy switch)。而在 CMOS 開關中，PMOS 及 NMOS 所排除的電荷為相反的極性，因此無法完全消除，但相較於單純的 MOS 開關而 言是有改善的。另外在我們設計的電路架構中，主要是利用全差動的方式處理差動
Vin Vout
CH
Vclk
Cgs
Cgd
訊號，亦可抵消電荷注入效應的影響。
3.5 本章結論
本章節中，利用了MATLAB 確認了我們的系統參數值，分別為 0.2、0.4、0.5，使 得系統的規格得以符合我們的需求。確立了我們的系統參數後，接著所需考慮的部份，
即是如何實踐積分器的部份，由於一般電容電阻式組成積分器，其面積可能過大，又可 能因電阻互不匹配而形成更大的雜訊，因此我們選用了切換式電容積分器，並對其數學 一般式作推導，對可能發生的增益或雜訊更深入的理解。
第四章
全差動三角積分調變器 應用於生醫音頻前端電路
4.1 本章簡介
在本章節中，將針對實現之架構進行細部電路的介紹。首先在4 . 2 節裡，會對三 角積分調變器中的積分器電路進行了解，並且推導其數學式，證明該架構足以取代並 且等同於一般積分器。在4 . 3 到 4 . 5 節，將仔細的探討內部電路，如放大器、相位產 生器以及量化器等。4 . 3 節中除了分析反相放大器的特性外，還提出了一設計流程，
方便放大器的設計。4 . 4 節中四個互不相重疊的相位產生器將被介紹。4 . 5 節裡則會 了解到動態量化器的組成方式包含動態比較器的相位運作方式。4 . 6 節則是電路經過 佈局後模擬結果的呈現。4 . 7 節則針對本章作一個簡單的結論。
4.2 反相放大器組成之全差動積分器
在本電路架構中的積分器，主要是利用數位架構中的反相器作為放大器，搭配四 個互不相重疊的相位切換，處理差動的輸入訊號，最後再利用取樣保持電路裝置，濾 出積分的差動輸出訊號，達成全差動的效果，如圖4 - 1 所示。
圖4 - 1 本文中之積分器電路架構
圖4 - 1 的積分器架構，可視作兩組單端積分器組成之全差動架構，當中放大器的 部份共用，當電路發生共模雜訊時，共用的放大器仍然控制在同一點，其中φ 12 及φ 34 為處理正負端訊號的分水嶺。圖4 - 2、4 - 3 是對本積分電路作初步的模擬，圖 4 - 2 為正弦訊號經過積分器。在尚未經過取樣保持電路前的波形前，受相位的取樣影響，
其顯現出來的波形猶如駐波。在經過取樣保持電路後，如圖4 - 3 即可明顯看出其積分 的波形，即出現正弦波形經過積分後的樣子。
圖4 - 2 本電路輸出點V 之波形 Vo
φ1 φ2
φ2 φ2 φ2
φ1 φ 12
φ3
φ4
φ34
φ3
φ4 φ4 φ4 on V Vop
Cf
Cs
Cs
Ch
Ch
600 u 800 u 1 m
400 m 600 m 800 m
圖4 - 3 本電路輸出點V 、op Von之波形
圖4 - 4 表示出在不同相位，積分器處理差動訊號時，電路的運作方式。當相位進 入φ12、φ1、φ2 時對正端訊號做處理，φ34、φ3、φ4 時對負端訊號做處理，其中由 圖中可看出反相放大器的部份是共用的，最後再利用取樣保持電路將電荷保存在電容 之中備用。下面將積分器化簡，視為一組單端積分器，如圖4 - 5 所示，之後針對該單 端積分器做數學推導。假設放大器之增益為有限值 A，Voff 為直流偏差電壓，在運算 過程中，即可發現直流偏差電壓會互相抵消。
圖4 - 4 積分器相位切換圖
Vi Vo
φ1
φ1 φ2
φ2 φ2 Cs
Cf
圖4 - 5 本論文電路架構之單端積分器 φ1 φ2
φ2 φ2 φ2 φ1
φ12
ψ3 ψ4 ψ34
ψ3
ψ4 ψ4 ψ4
ψ12 ψ1 ψ1 ψ2
ψ2 ψ2 ψ2
φ3 φ4 φ34 φ3
φ4 φ4 φ4
600 u 800 u 1 m
400 m 600 m 800 m
圖4 - 6 積分器相位切換分解圖
4.3 反相放大器 (Inverter amplifier)
取代一般的全差動放大器，本論文中積分器電路所使用的是數位架構中之雙層反 相放大器 (Tri-state inverter)。如圖 4 - 7 所示，讓Mbp、Mbn工作在三極管區 (Triode region)，做為Mp及M 的源極退化 (Source degeneration) 裝置，用來穩定放大器的電n 流不受溫度變化形成的熱雜訊影響而改變電流值，使放大器的輸出得以固定在適當的 共模點。
圖 4 - 8 為反相放大器在不同製程變異下所呈現的轉換曲線，雖然其線性度不如一 般放大器來得好，但依然存在一段範圍使反相放大器正常運作。我們希望將其輸入訊 號準位調整到可運作的共模點之上，於是在輸入的部份，我們設置了一組交流耦合電 路 (AC couple circuit)，如圖所示 4 - 9。用 R、C 組成兩組高通濾波器，利用一組反相 放大器輸入、輸出相接得到可使用的共模準位，並接到兩個電阻中間，使系統的輸入 訊號能夠精確地控制在正常運作的準位之上，使放大器能正確運作。
圖4 - 7 反相放大器及其等效圖
Vin
Triode Region
M n
Mp
Mbp
Mbn
(a) (b) V ss
VDD
(
in s)
mn V -V
g ro Rop
Rsn Vout
Vout
Vs
圖4 - 8 反相放大器之轉換曲線 據等效電路，以超節點的方式參照克西荷夫等效定律 (Kerchief’s Law)，推得下列數學 式：
vn outn
R
同理，對P 型而言： 的放大增益頻寬 (Gain Bandwidth)，可計算出放大器的
L
由頻寬與 gm及負載電容之間的關係，設定好可能的負載電容大小並套入，即可計算出
實際放大器經電路模擬、佈局後的結果，如圖4 - 11 所示，為放大器的 Post-layout 模擬圖。其增益達到 40dB，相位邊限 (Phase margin) 約 87 度，增益帶寬 (Gain Bandwidth) 也都達到調變器取樣頻率 (2.56MHz) 的 10 倍以上。而 PSRR 模擬如圖 4 - 12 所示，圖 4 - 12(a)為對VDD所做的PSRR 模擬結果為 46.1dB。圖 4 - 12(b)為對Vss 所做的PSRR 模擬結果為 45.9dB。這樣的結果雖然不比其它一般放大器要來得好，但 是仍為可接受的範圍，且因為使用在攜帶型的應用上，是使用電池來提供電源，有較 乾淨之電源。表4 - 1 為反相放大器，在各個製程變異下，在負載電容 3pF 的情形下，
得到的模擬值。
表 4 - 1 放大器模擬規格表 Gain
(dB)
PM (。)
PSRR+
(dB)
PSRR- (dB)
BW (K-Hz)
Gain BW (M-Hz)
Power (μW) TT 43.20 87.67 49.22 49.23 196.11 28.53 35.13 SF 41.53 87.75 46.1 45.9 235.98 28.33 35.60 FS 42.02 87.75 47.18 47.94 226.41 28.75 34.83 FF 39.99 87.83 48.4 47.7 361.54 36.37 52.69 SS 43.88 87.72 49.82 49.99 135.77 21.33 22.55
(@負載電容 3pF)
4.4 相位產生器 (Clock generator)
圖4 - 13 相位產生器
應用於本架構積分電路之相位產生器，由於真正相位運作的時間，為正常取樣時 間的一半，因此在初始頻率的輸入相位 CLK，必須為取樣頻率的兩倍。我們的相位產 生器架構如圖4 - 13 所示，由前方的 D 型正反器、反相器、反或閘 (NOR gate) 及緩 衝器使 CLK 經過除頻，得到兩組互不重疊的取樣頻率相位，再利用四組有歸零 (Reset) 裝置的D 型正反器將所需相位切出，可得到如圖 4 - 14 (a)之相位圖。圖 4 - 14 (b)簡單 表示φ1 到φ4 彼此之間的一個時間差τ，即相位互不重疊 (Nonoverlapping) 的效果。
又φ12、φ34 的時間內，必須分別含蓋φ1、φ2 及φ3、φ4，如圖 4 - 14 (c)所示，否則 時間內操作不完全，將造成電路系統發生不穩定的狀況。圖4 - 15、4 - 16 是相位產生 器經過佈局後模擬的結果，由圖4 - 15 粗略觀察，可看出符合四個相位的需求。圖 4 - 16 為細部相位觀察，可以看到φ2 在φ12 負緣時間之內完成，同理φ4 亦在φ34 的負 緣時間內完成，且φ1、φ2 及φ3、φ4 等四個相位不相重疊，完全符合我們的需求。
Q D Q
Q
D Q Q
D Q Q
D Q Q
D Q Q
D Q
φ1 φ3
φ2
φ4 φ34 φ12
CLK
圖4 - 14 相位示意圖
圖4 - 15 相位產生器之 Post-layout 模擬圖
… …
圖4 - 16 相位產生器之 Post-layout 模擬細部圖 φ1
φ2 φ3 φ4
2.56MHz
φ12
φ34 2.56MHz
2.56MHz
τ
(a)
(b)
(c)
φ1
φ2 φ3 φ4
φ12
φ34
φ1 φ2
φ12 φ12
4.5 量化器 (Quantizer)
圖4 - 17 取樣保持電路與量化器的區塊示意圖
圖4 - 18 動態比較器及 SR 正反器
本晶片中所使用的1 位元量化器，主要是利用動態比較器及數位正反器所組合而 成。圖4 - 17 為本晶片中第三階最後的電路區塊示意圖，在最後一組積分器，經過該 取樣保持電路分流之後，進入到一組動態比較器，比較之後得到一組數位訊號，再經 由數位正反器將訊號穩定輸出。其中動態的比較器的優點是在運作時，只消耗動態功 率，適合用在低功率的架構之中，架構如圖4 - 18 (a)，可視為兩個背對背的反相器相 接。當相位φ1 為低電位時，q 及q 透過b Mpa、Mpb充電到VDD。當φ1 進入高電位 時，電路進入比較的時態，開始比較經取樣保持電路存在電荷之中的電位。節點 q 或qb 透過Mna、Mnb放電，當 q 及q 落入臨界電壓，則電位即被鎖定。圖 4 - 19 為比較器b 運作的時脈圖，在φ1 時對前一個時脈中的φ2、φ4 取樣到的電位差做比較。圖 4 - 20 為設輸入為一理想的正弦波對量化器進行模擬，進而觀察是否符合量化器的需求。
Out+
Out-φ1 φ1
q qb q
qb
Q
Qb
Mpa Mpb
Mna Mnb
(a)
(b)
S/H Comp Latch
φ2
φ4
φ1
V o
Out +
Out -
q
qb
Q
Qb
圖4 - 19 比較器運作相位示意圖
圖4 - 20 量化器模擬波形
φ1
φ2
φ3
φ4
Out+
Out - Q Qb
圖4 - 21 整體架構圖
4.6 模擬結果及佈局圖
圖4 - 21 為我們的整體電路架構圖，當中包含了由 4.2 節到 4.5 節中所介紹的電路 構造，在電容的部份依照我們在系統模擬的係數作調配。本章節為電路最終的實踐結
圖4 - 21 為我們的整體電路架構圖，當中包含了由 4.2 節到 4.5 節中所介紹的電路 構造，在電容的部份依照我們在系統模擬的係數作調配。本章節為電路最終的實踐結