模擬結果及佈局圖

圖4 - 21 為我們的整體電路架構圖，當中包含了由 4.2 節到 4.5 節中所介紹的電路 構造，在電容的部份依照我們在系統模擬的係數作調配。本章節為電路最終的實踐結 果，經過初步模擬後，利用Laker 佈局，使用 TSMC 0.18μm 製程提供的 DRC、LVS 規則作Calibre 驗證，確認佈局無誤。再利用 PEX 作電路粹取的動作，當中包含金屬 層間的寄生效應，然後送入Hspice 作模擬，下面將呈現其模擬結果。

z 晶片佈局圖

使用了TSMC 0.18 製程來實現我們的電路，如圖4 - 22所示。晶片佈局圖 (Chip layout)包含腳位的總面積為 0.35 mm² (740μm ×470μm )，總共有16個腳位。此晶片包 含了三組切換式電容積分器、相位產生器以及一個量化器，在電容的佈局上，我們是使 用MIM電容繪製。在佈局圖空白面積上，我們放入了去耦電容( Decoupled capacitors)，

平均分配給兩組供電源使用，目的是為了讓供電源的雜訊能夠降低。

圖4 - 22 電路佈局圖

Capacitance

Inverter

Clock generator

Quan

Switch

z 佈局後之模擬結果

下面分別對輸入訊號為5.625KHz 以及 11.875KHz 之情形下對 SNDR 進行模擬，

如表4 - 2 所示，為三角積分調變器經佈局後在不同製程變異下之模擬結果。圖 4 - 23 及圖4 - 24 均為調變器的頻譜圖，由圖 4 - 23 可以觀察出本電路的雜訊移頻的能力，

而圖4 - 24 為截取訊號頻寬之模擬圖。圖 4 - 25 是變更不同的輸入振幅在輸入訊號頻 率5.625kHz 時，對 SNDR 進行模擬，進而觀察出其動態範圍約為 93dB。表 4 - 3 為電 路的規格表，其中包含基本設定，如取樣頻率、系統頻寬以及供應電源等，經過模擬 後得到了Peak SNR 87.21dB、Peak SNDR 81.36dB 以及功率消耗值約 141.46μW，電 路佈局包含腳位佈局總面積0.35 mm²。其中在SNR 的部份，Post-sim 的結果較系統中 的模擬來得大一些些，在此推測的因素，有可能是在電容的佈局時，在拉線時產生的 一些寄生效應，改變了一點點電容彼此間的比例，使得Noise Shaping 的能力上升了一 些。而動態範圍的部份，則是因為量化的結果經由電容的回授，在電容的部份必須適 當調整比例，使輸入訊號不受到量化的數位訊號影響太多，而最後調整的結果，使得 我們的動態範圍較系統模擬結果來得高一點。

圖4 - 23 三角積分調變器 Post-simulation 之結果

圖4 - 24 截取訊號頻寬之模擬圖

表 4 - 2 不同製程變異下佈局模擬結果

TT FF SF FS SS

SNR (dB) 87.21 75.94 79.97 72.31 70.51 SNDR (dB)@5.625 KHz 63.86 66.98 66.47 54.19 54.86

ENOB (bits) 11 11 11 9 9

SNDR (dB)@11.875KHz 81.36 72.78 72.72 70.66 70.67 ENOB (bits) 14 12 12 12 12

Power (μW) 141.46 211.64 101.39 125.01 91.56

圖4 - 25 三角積分調變器之動態範圍圖

～ 93 dB

Input amplitude (dB)

SNDR (dB)

表 4 - 3 電路規格表

Spec. Post- sim Unit

System Bandwidth 20 kHz Sampling Frequency 2.56 MHz

Supply Voltage 1.2 V

Peak SNR @5.625KHz 87.21 dB Peak SNDR @5.625KHz 63.86 dB Peak SNDR @11.875KHz 81.36 dB

Dynamic Range 93 dB

Power Consumption 141.46 μW Chip/core area 0.47*0.74 / 0.255*0.535 mm²

Technology 0.18 μm(TSMC)

4.7 本章結論

本章主要是介紹了一個利用數位反相器架構作為放大器，搭配相位的切換，進而 處理差動的輸入訊號，達到全差動效果的一個三角積分調變器。使用TSMC 0.18μm 製程來實現該架構，其供應電壓為 1.2V，模擬值 Peak SNR 87.21dB、Peak SNDR 81.36dB 以及功率消耗值約 141.46μW，電路佈局面積 0.35 mm²。

第五章 結論

5.1 規格比較

為了更清楚與其他論文做比較，在此引用JSSC2002[6] F. Gerfers, M. Ortmanns, and Y. Manoli 期刊論文當中的性能指標 (Figure of merit) 作為比較依據，公式如下：

A P

BW FOM

dB dB

DR

×

= ×

×

= ×

−1.78 )/20 ]

[ ( ] 6 [

10

Area Power

Bandwidth Resolution

(5 . 1)

(5 . 1) 中包含了系統電路的動態範圍乘上頻寬，再除去功率及面積。由於各篇論文中 的電路都製作在不同的製程之中，因此在此不考慮面積之因素。又各篇的輸入頻率各 不相同進而會影響到解析度，所以在此利用動態範圍作比較。因此重新得到一個FOM 公式如下：

P

BW FOM

dB dB

DR ×

=

= ×

−1.78 )/20 ]

[

10(

Power

Bandwidth Range

Dynamic

(5 . 2)

這樣的考慮，是希望其動態範圍與頻寬愈高愈好，同時功率的耗損愈少愈好，因 此FOM 的值愈大，表示電路特性愈好。表 5 - 1 是與其他期刊論文作比較。其他期刊 論文中的架構，在放大器的部份主要多是選用全差動放大器，而我們是利用反相放大 器組合而成。其中在動態範圍方面，比其他都來得好一些，而本電路架構性能指標的 數值方面也都能夠與其他論文相媲美。

表 5 - 1 規格比較表

This work

[7]

JSSC 2004

[8]

JSSC 2003

[6]

JSSC 2002

[9]

JSSC 2001 Sampling frequency 2.56MHz 4MHz 2.4MHz 1.024MHz 5MHz

System Bandwidth 20KHz 20KHz 25KHz 8KHz 25KHz

OSR 64 100 48 64 100

Supply voltage 1.2V 1V 1.5 0.7V 1 Peak SNR 87.21 dB 85dB 73dB 70dB 87dB

Power 141.46μW 140μW 135μW 80μW 950μW Dynamic Range 93 dB 88dB 80dB 75dB 88dB

Technology 0.18μm 90nm 0.5μm 0.18μm 0.35μm FOM [*10 ] ¹² 5.14 2.92 1.51 0.46 0.54

5.2 論文總結

本論文實現了一個高動態範圍的全差動三角積分調變器，主要是使用反相放大器 去實現這個單迴路的全差動三角積分調變器，搭配四個互不相重疊相位的轉換，進而 去處理差動訊號，最後使用動態比較器對差動輸出訊號作比較，以達到全差動的特性。

我們主要是設計應用在生醫的音訊系統之中，例如：心音、肺音的量測或助聽器之上。

本論文晶片中，欲利用一般的充電電池提供供應電源約 1.2V，在此使用 TSMC 0.18 μm 的製程，設計出該電路之晶片面積約 0.35mm²，達到低面積的需求。我們預設電 路的取樣頻率約為2.56MHz，系統訊號頻寬 20kHz，可以得到其動態範圍 93dB，最高 SNR 約 87dB，最高 SNDR 約 81dB，消耗功率約 141μW。

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