第二章 理論與文獻回顧
2.2 互補式金屬氧化物半導體反相器簡介
2.2.1 CMOS 反相器之工作原理
互補式金屬氧化物半導體(Complementary Metal-Oxide-Semiconductor, CMOS)，
是由 NMOS(n-type 金氧半場效電晶體)和 PMOS(p-type 金氧半場效電晶體)組合而 成，由於 NMOS 與 PMOS 在物理特性上為互補性，因此被稱為互補式金氧半。
CMOS 邏輯為目前積體電路設計相當普遍的技術，其優點包含低靜態功率損耗，
且有著優秀的抗雜訊能力[46, 47]。在現今，CMOS 邏輯技術時常應用於數位影像 器材的感光元件，如：互補式金氧半影像感測元件(CMOS image sensor)。
CMOS 反相器(CMOS inverter)，是邏輯電路中最基本的單元，其典型結構圖及 電路示意圖如圖 2.4 所示。在 CMOS 反相器中，連接 n 型電晶體與 p 型電晶體兩 者的閘極作為反相器之電壓輸入端(Vin)，此外，連接兩者的汲極作為電壓輸出端 (Vout)。而 n 型電晶體的源極連接低電位(VSS，通常為接地)，p 型電晶體的源極則 連接高電位(VDD，通常為外接電壓源)。
圖 2.4 典型 CMOS 反相器之 (a)結構圖及 (b)電路示意圖[37]
在數位邏輯電路中，高電位與低電位分別代表 1 與 0 的訊號。反相器顧名思 換為 0，此點為反相器之轉態點(transition point)。理想之轉態點位於輸入電壓為 VDD/2 之位置。
輸入電壓為 VOH時的輸出電壓為 VOL。以上四個電壓 VIL、VIH、VOL、VOH四個關 鍵電壓定義如下：
VIL：可產生輸出為邏輯 1 時的最大輸入電壓 VIH：可產生輸出為邏輯 0 時的最小輸入電壓 VOL：當輸出邏輯為 0 時的最小輸出電壓 VOH：當輸出邏輯為 1 時的最大輸出電壓
電壓增益(voltage gain)是決定 CMOS 反相器電性表現之重要指標，其定義為 電壓轉換特性曲線之斜率取負號，數學表示式如下：
Gain = −dVout
dVin (2.13)
在電路中使用較大的電源 VDD，將可使 CMOS 反相器輸出端更快速地充、放電至 穩定狀態，電壓增益便隨之提高，但此舉將伴隨更高的功率損耗。因此，如何選用 適當的 VDD以達到優良之電性，在高密度的晶片中顯得相當重要。
(a) (b)
圖 2.5 (a)理想情況及 (b)實際典型之邏輯反相器電壓轉換特性圖[48]
2.2.3 雜訊邊界
在邏輯電路實作上，常受到系統外部或者內部之訊號干擾，造成電路判讀錯誤。
為此，邏輯電路必須具備一定程度的抗雜訊能力，以確保輸入端能在一定程度的雜 訊電壓干擾下，仍能保持輸出狀態不變。定義雜訊邊界(noise margin, NM)以量化邏 輯電路對雜訊容忍之能力。在邏輯反相器中，兩個雜訊邊界作為反相器忍受雜訊能 力的指標，分別為低準位雜訊邊界(noise margin low, NML)，以及高準位雜訊邊界 (noise margin high, NMH)：
NML = VIL− VOL (2.14) NMH = VOH − VIH (2.15) 在 VIL及 VIH之間有一個電壓範圍，在此範圍內隨著輸入電壓漸增，輸出電壓將從 VDD漸漸轉換為 0，意即邏輯 1 轉換為 0，因此這個區域被稱作轉態區(transition region)。在此區域內的輸入電壓值無法被反相器正確判斷為邏輯 0 或 1 的輸入，其 示意圖如圖 2.6 所示。由該圖可以發現，越小的轉態區會有越大的雜訊邊界，因此，
減少轉態區寬度是 CMOS 反相器的設計指標之一。
圖 2.6 轉態區與雜訊邊界之示意圖[48]
在上一小節提到，理想之轉態點恰好位於輸入電壓為 VDD/2 之位置。但是實際 狀況必須考慮 n 型電晶體與 p 型電晶體兩者之電性差異，如：臨界電壓的不同，將 導致 CMOS 反相器無法由閘極迅速切換兩電晶體之通道開關；載子遷移率的不同，
將造成充放電速度不一致的問題。因此，NMOS 與 PMOS 之電性差異進而導致 CMOS 反相器的轉態電壓偏離 VDD/2，且使雜訊邊界變差。一般來說，電子的載子 遷移率比起電洞來得高，在無法有效提升 p 型載子遷移率時，可藉由設計不同通 道之幾何長寬比(geometric aspect ratio)來改善此物理限制，其定義為：
geometric aspect ratio = Wp/Lp
Wn/Ln (2.16) 其中，Wp及 Lp分別為 p 型電晶體的通道寬度及通道長度；Wn及 Ln則為 n 型。
如圖 2.7 所示，設計適當的通道幾何長寬比，將可補償兩電晶體載子遷移率的差異，
進而使轉態電壓靠近 VDD/2，並提高雜訊邊界[49]。
圖 2.7 通道之幾何長寬比對轉態電壓位置之影響[49]