可撓性垂直堆疊式互補式氧化物薄膜電晶體反相器電路之研究

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國立臺灣大學電機資訊學院光電工程學研究所碩士論文

Graduate Institute of Photonics and Optoelectronics College of Electrical Engineering and Computer Science

National Taiwan University Master Thesis

可撓性垂直堆疊式互補式

氧化物薄膜電晶體反相器電路之研究

Flexible Vertically-Stacked Complementary Inverter with Oxide Thin-Film Transistors

林韋丞 Wei-Chen Lin

指導教授：陳奕君博士 Advisor: I-Chun Cheng, Ph.D.

中華民國 107 年 7 月

July 2018

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致謝

時光飛逝，轉眼間即將從碩士班畢業。在此，我要誠摯地感謝指導教授陳奕君老師，在研究過程中給予悉心指導及栽培，使本研究內容更趨豐富及完整，謝謝老師！感謝師丈陳建彰老師，提供許多研究相關之資訊以及良好的實驗環境。接著，

要感謝材料系蔡豐羽老師，提供原子層沉積系統，協助本研究中二氧化鉿薄膜的沉積。最後，要感謝陳建彰老師、吳肇欣老師、廖英志老師撥冗擔任口試委員，給予許多寶貴意見及鼓勵。

謝謝實驗室的夥伴們，感謝昀軒、書銘、皓麟、佳勳、文亮等學長，在研究上給予指導以及實驗的經驗傳承。由衷感謝書銘學長，每當研究遇上問題都會給予我協助及建議，使研究能更加順利進行，也時常給予我鼓勵。特別感謝材料系東裕學長，總是不辭辛勞地協助本研究之二氧化鉿薄膜的沉積。再一次謝謝每位學長們的大力協助，很幸運能在研究路途上遇見你們。另外，很開心能夠與淳真、韶謙、鄭宇、睿軒、佳淳、虹樺，一同走過碩士生涯、一起成長。也要謝謝家駿、俊瑜、弘毅、晏樓、承恩、子明、亦辰、宥羽、得恩等學弟妹們，協助處理大大小小的事務，

讓實驗室能夠順利運行。在碩士生涯中，很開心能與實驗室的夥伴們一同度過，只可惜天下無不散的筵席，真心祝福夥伴們，未來在研究方面、事業方面一切順利！

最後，感謝在背後支持我的父母親，讓我能無後顧之憂，全力投入研究並順利取得碩士學位。感謝艾蓁在這段期間的支持，當遇到挫折時鼓勵我，並與我一同克服困難。

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中文摘要

本研究以相對低溫之製程條件，成功將垂直堆疊結構的互補式反相器製作於可撓性塑膠基板上。該互補式反相器電路由 p 型及 n 型薄膜電晶體組成，兩者之通道層材料皆屬金屬氧化物半導體，p 型材料為氧化亞錫，n 型材料為氧化鋅。製程為優先製作上閘極 p 型薄膜電晶體，接著垂直堆疊下閘極 n 型薄膜電晶體在 p 型電晶體上方。兩者共用閘極，並利用垂直通孔與互連導線形成垂直堆疊式互補式氧化物薄膜電晶體反相器。研究過程分別對 p 型與 n 型薄膜電晶體進行優化，以尋求元件之最佳表現。

在垂直式 CMOS 反相器之 p 型及 n 型薄膜電晶體表現中，通道 W/L 皆設計為 40 μm / 20 μm，於| VDS | = 1 V 下，p 型之場效載子遷移率、電流開關比、次臨界擺幅、臨界電壓分別為 0.68 cm²/V-s、10⁴、1.54 V/dec、4.8 V；而 n 型分別為 0.58 cm²/V- s、10⁷、0.31 V/dec、3.3 V。在 CMOS 反相器表現中，當電源供應 VDD為 10 V 時，

電壓增益達 36 V/V，雜訊邊界 NMH及 NML分別為 3.9 及 5.0 V，其具高增益及平衡之雜訊邊界，而在彎曲測試中，CMOS 反相器之各項特徵參數皆無明顯之變化。

研究最後探討可撓性垂直堆疊式 CMOS 反相器下層之上閘極 p 型氧化亞錫薄膜電晶體之穩定性。在閘極偏壓穩定性測試中，臨界電壓偏移符合延展式指數關係式，推測此不穩定性主要來自介電層與通道層界面之電荷捕獲，或是介電層本身之電荷捕獲，且當元件受彎曲時，此偏壓不穩定性將更趨嚴重，其中又以壓應變情況下較為顯著。而在照光穩定性測試中，照光下的電晶體之開電流及關電流皆略微上升、臨界電壓朝正方向偏移，推測其主要為光電導效應所導致。而同時施以照光及閘極偏壓時，正偏壓下，臨界電壓向正方向偏移(約 2.2 V)，推測其機制主要為介電層與通道層界面或是介電層本身之電荷捕獲。而負偏壓下，臨界電壓同樣向正方向偏移(約 1.3 V)，推測其原因為照光下引發 SnO 薄膜內部產生過多之自由電子，

受負偏壓排斥注入緩衝層二氧化鉿中形成陷井電荷。

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關鍵字：可撓性電子元件、薄膜電晶體、垂直堆疊式 CMOS 反相器、氧化亞錫、

氧化鋅、閘極偏壓穩定性、照光穩定性

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Abstract

In this research, a vertically-stacked flexible complementary inverter composed of a bottom-gate n-type zinc oxide (ZnO) thin-film transistor (TFT) and a top-gate p-type tin monoxide (SnO) TFT processed at low substrate temperatures was demonstrated. The channel layer material of the two types of transistors was oxide semiconductors. In terms of process, the top-gate p-type thin-film transistor was first fabricated, which was then vertically stacked below the bottom-gate n-type thin-film transistor, with the common gate shared by the two types of TFTs, where vertical through holes and interconnect wires were used to form a vertically-stacked complementary oxide-TFT based inverter. In this study, the p-type and n-type TFTs were optimized to find the best performance.

The W/L of the both p-type and n-type TFT channels were designed to be 40 μm / 20 μm. In terms of performance of the p-type and n-type TFTs of the vertically stacked CMOS inverter, at | VDS | = 1 V, the field-effect carrier mobility, on/off current ratio, subthreshold swing, and threshold voltage of the p-type transistor were 0.68 cm²/V-s, 10⁴, 1.54 V/decade and 4.8 V, respectively, while those of the n-type transistor were 0.58 cm²/V-s、10⁷、0.31 V/decade、3.3 V, respectively. In light of performance of the CMOS inverter, at a supply voltage (VDD ) of 10 V, the voltage gain reached 36 V/V, and the noise margins became balanced, with the noise margin high (NMH) and noise margin low (NML) being 3.9 V and 5.0V, respectively. In the bending test, the characteristic parameters of the CMOS inverter showed no obvious changes.

Finally, this study investigated the stability of the top-gate p-type SnO TFT. In the gate-bias stability test, the threshold voltage offset was in accordance with the stretched- exponential time dependence equation, based on which the instability was speculated to mainly originate from charge trapping at the interface or the gate dielectric. Moreover, when the SnO TFT was bent, the bias instability increased, which was more significant for the compression strain case. Under light illumination, both the on-current and off- current of the transistors increased slightly, with the threshold voltage shifting toward the positive direction, which was speculated to mainly originate from photoconductive effects.

Under light illumination, the threshold voltage shifted toward the positive direction by 2.2 V if a positive gate-bias was applied, which was speculated to mainly originate from charge trapping at the interface or the gate dielectric, while the threshold voltage shifted

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toward the positive direction by 1.3 V if a negative gate-bias was applied, which was speculated to originate from the fact that, under light illumination, excessive free electrons generated in the SnO film were driven by the negative bias into the hafnium oxide buffer layer to form trapped charges.

Index Terms—flexible electronics, thin-film transistor, vertically-stacked complementary inverter, tin monoxide, zinc oxide, bending test, gate-bias stress stability, light illumination stress stability.

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圖目錄

圖 2.1 薄膜電晶體之結構示意圖 ... 5

圖 2.2 理想 n 型增強型薄膜電晶體之能帶變化示意圖 (a)閘極偏壓為零，此時為平能帶 (b)閘極施加負偏壓(VGS < 0 V)時電子被排開形成空乏 (c)閘極施加正偏壓 (VGS > 0 V)時電子累積形成通道 ... 7

圖 2.3 典型 p 型薄膜電晶體之 (a)轉換特性曲線及 (b)輸出特性曲線 ... 8

圖 2.4 典型 CMOS 反相器之 (a)結構圖及 (b)電路示意圖 ... 13

圖 2.5 (a)理想情況及 (b)實際典型之邏輯反相器電壓轉換特性圖 ... 15

圖 2.6 轉態區與雜訊邊界之示意圖 ... 16

圖 2.7 通道之幾何長寬比對轉態電壓位置之影響 ... 17

圖 2.8 氧化亞錫晶格結構 ... 18

圖 2.9 部分金屬氧化物半導體能帶分布圖與氧化亞錫能帶示意圖 ... 19

圖 2.10 (a)金屬錫空缺示意圖 (b)氧間隙示意圖 ... 20

圖 2.11 氧化亞錫最大價電帶之混成軌域示意圖 ... 20

圖 2.12 由 Ogo 團隊製作之氧化亞錫薄膜電晶體 (a)結構示意圖 (b)輸出特性曲線 (c)轉換特性曲線 (d)線性區之場效載子遷移率與 VGS之關係 ... 22

圖 2.13 由 Fortunato 團隊在玻璃基板上製作之氧化亞錫薄膜電晶體 (a)轉換特性曲線 (b)輸出特性曲線 (OPP = 7.0%及 OPP = 11.5%) ... 23

圖 2.14 由 Caraveo-Frescas 團隊製作於玻璃/可撓性塑膠基板上之氧化亞錫薄膜電晶體 (a)/(b)結構示意圖；(c)/(d)輸出特性曲線；(e)/(f)轉換特性曲線 ... 24 圖 2.15 由 Chiu 等人對於氧化亞錫薄膜電晶體之閘極偏壓穩定性之探討 (a)施加

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閘極偏壓-10 V 時之轉換特性曲線變化 (b)偏壓施加時間與臨界電壓偏移量關係 ... 25 圖 2.16 由 Han 團隊製作氧化亞錫薄膜電晶體 (a)無封裝及 (b)具 SU-8 背封裝層長時間暴露於空氣下之轉換特性曲線變化(VDS = -1 V) (c)無封裝及 (d)具 SU-8 背封裝層在連續操作數次後之轉換特性曲線變化(VDS = -1 V) ... 26 圖 2.17 由 Lee 團隊製作之氧化亞錫薄膜電晶體 (a)無封裝及 (b)具 SU-8 背封裝層長時間照光下之轉換特性曲線變化(VDS = -1 V) ... 26 圖 2.18 由 Lee 團隊利用 SU-8 作為氧化亞錫薄膜電晶體之背封裝層負偏壓下 (VGS_stress= -15 V)轉換特性曲線變化 (a)無照光 (b)照光下正偏壓下(VGS_stress= 15 V)轉換特性曲線變化 (c)無照光 (d)照光下 ... 27 圖 2.19 氧化鋅之晶體結構示意圖 ... 28 圖 2.20 由 Masuda 及 Tabata 團隊製作之氧化鋅薄膜電晶體 (a)結構示意圖 (b)輸出特性曲線 (c)轉換特性曲線 ... 30 圖 2.21 由 Carcia 團隊製作氧化鋅薄膜電晶體之輸出與轉換特性曲線 ... 31 圖 2.22 由 Hoffman 及 Norris 團隊製作之全透明氧化鋅薄膜電晶體 (a)結構示意圖 (b)輸出特性曲線 (c)轉換特性及閘極漏電流曲線 ... 32 圖 2.23 由 Jackson 團隊製作氧化鋅薄膜電晶體於塑膠基板上 (a)元件結構示意圖 (b)薄膜電晶體於光學顯微鏡下之俯視圖 (c)可撓性塑膠試片捲曲於手指上 ... 33 圖 2.24 由 Jackson 團隊製作之可撓性氧化鋅薄膜電晶體 (a) 轉換特性曲線(VDS = 0.5 V) (b)輸出特性曲線 ... 34 圖 2.25 由 Jackson 團隊製作之可撓性氧化鋅薄膜電晶體承受不同應變下之轉換特性曲線(VDS = 0.5 V) ... 34 圖 2.26 由 Ou 等人製作臨界電壓不同的兩個 p 型錫氧化物薄膜電晶體組成的反

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相器之電壓轉換特性曲線與增益曲線 ... 35 圖 2.27 由 Dhananjay 等人製作全氧化物 CMOS 反相器之電壓轉換特性曲線與增益曲線 ... 35 圖 2.28 由 Nomura 等人利用雙極性氧化亞錫薄膜電晶體製作之類互補式反相器 (a)電路示意圖、電壓轉換特性曲線與增益曲線(b)VDD = 5 V (c)VDD = -5 V ... 36 圖 2.29 由 Chiu 等人製作之全氧化物 CMOS 反相器 (a)結構示意圖 (b)電壓轉換特性曲線與增益曲線 ... 37 圖 2.30 由本團隊 Li 等人製作的可撓性全氧化物 CMOS 反相器結構示意圖 ... 38 圖 2.31 由本團隊 Li 等人製作的撓性全氧化物 CMOS 反相器 (a)電壓轉換特性曲線與增益曲線 (b)承受應變下之電壓轉換特性曲線與電壓增益變化 ... 38 圖 2.32 由 Yang 團隊製作的全氧化物 CMOS 反相器結構示意圖... 39 圖 2.33 由 Yang 團隊製作的全氧化物 CMOS 反相器 (a)電壓轉換特性曲線 (b)電壓增益曲線 ... 39 圖 2.34 由 Kim 等人製作於玻璃基板之有機半導體垂直堆疊式 CMOS 反相器 (a) 結構示意圖 (b)電壓轉換特性曲線與增益曲線 ... 42 圖 2.35 由 Park 等人製作之有機/無機半導體混合之垂直堆疊式 CMOS 反相器 (a) 結構示意圖 (b)電壓轉換特性曲線與增益曲線 ... 43 圖 2.36 由 Dindar 等人於可撓性塑膠基板上製作高電壓增益之 CMOS 反相器 (a) 結構示意圖 (b)電壓轉換特性與增益曲線 ... 44 圖 2.37 由 Honda 等人製作之可撓性垂直堆疊式 CMOS 反相器 (a)元件照片 (b)結構示意圖 ... 46 圖 2.38 由 Honda 等人製作之可撓性垂直堆疊式 CMOS 反相器 (a)電壓轉換特性與驅動電流曲線 (b)電壓增益特性曲線 ... 46

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圖 2.39 由 Honda 等人製作之可撓性垂直堆疊式 CMOS 反相器元件受不同應變下之 (a)電壓轉換特性及 (b)電壓增益特性曲線 (c) 元件經多次彎曲之疲勞性測試

(曲率半徑約小於 6 mm) ... 46

圖 2.40 由 Kwon 等人以噴墨印刷技術製作之有機垂直堆疊式 CMOS 反相器 (a)結構示意圖 (b)電壓轉換特性與漏電流曲線(VDD = 20 V) (c)不同 VDD下之增益變化 ... 47

圖 3.1 射頻磁控濺鍍系統示意圖 ... 51

圖 3.2 原子層沉積循環示意圖 (a)第一次前驅物通入 (b)清洗 (c)第二次前驅物通入 (d)清洗 ... 52

圖 3.3 電子束蒸鍍系統示意圖 ... 53

圖 3.4 電漿輔助化學氣相沉積系統示意圖 ... 54

圖 3.5 反應式離子蝕刻流程示意圖 ... 57

圖 3.6 射頻磁控濺鍍系統架構圖 ... 60

圖 3.7 射頻磁控濺鍍系統架構圖 ... 63

圖 3.8 可撓性垂直堆疊式 CMOS 反相器 (a)元件照片 (b)結構示意圖 ... 64

圖 3.9 布拉格繞射示意圖 ... 66

圖 3.10 低掠角 X 射線繞射儀操作示意圖 ... 67

圖 3.11 彎曲測試量測時之照片 ... 71

圖 3.12 薄膜電晶體彎曲示意圖 (a)張應變 (b)壓應變 ... 71

圖 4.1 二氧化鉿 MIM 電容在平坦、張應力、壓應力之電容－電壓關係 ... 74

圖 4.2 濺鍍於玻璃基板上之 15 nm 氧化亞錫薄膜，經過不同溫度之後退火，並且沉積二氧化鉿後，氧化亞錫薄膜之結晶狀況 ... 75

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圖 4.3 不同後退火溫度下之上閘極 p 型 SnO 薄膜電晶體之特性曲線溫度 (a)165

C、(c)175 C、(e)185 C、(g)195 C 之轉換特性曲線溫度 (b)165 C、(d)175

C、(f)185 C、(h)195 C 之輸出特性曲線 ... 79

圖 4.4 可撓性上閘極 p 型 SnO 薄膜電晶體在承受 (a)張應變及 (b)壓應變下之轉換特性曲線(VDS = -1 V) ... 80 圖 4.5 可撓性上閘極 p 型 SnO 薄膜電晶體特徵參數隨應變量之變化 (a)電流開關比、(b)歸一化場效載子遷移率、 (c)次臨界擺幅變化量、(d)臨界電壓偏移量 .... 81 圖 4.6 (a)直接製作於玻璃基板上；(b)於 PI 基板上製作於 p 型 SnO 薄膜電晶體上之下閘極 n 型 ZnO 薄膜電晶體之結構示意圖 ... 84 圖 4.7 (a)直接製作於玻璃基板上；(c)於 PI 基板上製作於 p 型 SnO 薄膜電晶體上之下閘極 n 型 ZnO 薄膜電晶體之轉換特性曲線 (b)直接製作於玻璃基板上；(d)於 PI 基板上製作於 p 型 SnO 薄膜電晶體上之下閘極 n 型 ZnO 薄膜電晶體之輸出特性曲線 ... 84 圖 4.8 不同 ZnO 薄膜厚度之下閘極 n 型 ZnO 薄膜電晶體之特性曲線厚度

(a)15、(c)22.5、(e)30 nm 之轉換特性曲線厚度 (b)15、(d)22.5、(f)30 nm 之輸出特性曲線 ... 86 圖 4.9 可撓性下閘極 n 型 ZnO 薄膜電晶體在承受 (a)張應變及 (b)壓應變之轉換特性曲線(VDS = 1 V) ... 87 圖 4.10 可撓性垂直堆疊式 CMOS 反相器元件示意圖 ... 88 圖 4.11 可撓性垂直堆疊式 CMOS 反相器之上閘極 p 型 SnO 薄膜電晶體 (a)轉換及 (b)輸出特性曲線下閘極 n 型 ZnO 薄膜電晶體 (c)轉換及 (d)輸出特性曲線 . 89 圖 4.12 可撓性垂直堆疊式 CMOS 反相器之 (a)電壓轉換特性與 (b)電壓增益曲線 ... 90

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圖 4.13 可撓性垂直堆疊式 CMOS 反相器在承受 (a)張應變及 (b)壓應變下之電壓轉換特性曲線(VDD = 10 V) ... 92 圖 4.14 可撓性垂直堆疊式 CMOS 反相器承受不同張、壓應變下之電壓增益與雜訊邊界變化(VDD = 10 V) ... 92 圖 4.15 可撓性上閘極 p 型 SnO 薄膜電晶體於平放時之閘極偏壓穩定性，閘極偏壓為 (a)+10 V (b)-10 V ... 94 圖 4.16 可撓性上閘極 p 型 SnO 薄膜電晶體承受張應變(0.25%)時之閘極偏壓穩定性，閘極偏壓為 (a)+10 V (b) -10 V ... 95 圖 4.17 可撓性上閘極 p 型 SnO 薄膜電晶體承受壓應變(-0.25%)時之閘極偏壓穩定性，閘極偏壓為 (a)+10 V (b) -10 V ... 95 圖 4.18 可撓性上閘極 p 型 SnO 薄膜電晶體在閘極偏壓穩定性測試下，於平放及承受張、壓應變時之臨界電壓隨時演變關係 ... 96 圖 4.19 光穩定性所採用之燈源光譜 ... 97 圖 4.20 上閘極 p 型薄膜電晶體通道層 SnO 上方堆疊材料於可見光(380~780 nm) 之穿透率 ... 98 圖 4.21 可撓性垂直堆疊式 CMOS 反相器下層的上閘極 p 型薄膜電晶體照光穩定性測試之 (a)轉換特性曲線以及 (b)恢復狀態 ... 98 圖 4.22 可撓性垂直堆疊式 CMOS 反相器下層的上閘極 p 型薄膜電晶體同時施以照光與閘極偏壓(+10 V)穩定性測試之 (a)轉換特性曲線及 (b)恢復狀態 ... 100 圖 4.23 可撓性垂直堆疊式 CMOS 反相器下層的上閘極 p 型薄膜電晶體同時施以照光與閘極偏壓(-10 V)穩定性測試之 (a)轉換特性曲線及 (b)恢復狀態 ... 100

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表目錄

表 2.1 互補式氧化物薄膜電晶體反相器文獻整理 ... 40

表 2.2 垂直堆疊式互補式薄膜電晶體反相器文獻整理 ... 48

表 3.1 電容-電壓量測參數 ... 65

表 3.2 氧化亞錫薄膜之低掠角 X 光繞射儀量測參數 ... 67

表 3.3 p 型薄膜電晶體電性量測參數 ... 68

表 3.4 n 型薄膜電晶體電性量測參數 ... 68

表 3.5 各材料之楊氏模數 ... 69

表 3.6 上閘極 p 型 SnO 薄膜電晶體在不同曲率半徑下承受的機械應變 ... 70

表 3.7 下閘極 n 型 ZnO 薄膜電晶體在不同曲率半徑下承受的機械應變 ... 70

表 3.8 閘極偏壓穩定性測試參數 ... 72

表 3.9 照光穩定性測試參數 ... 72

表 3.10 互補式反相器元件電性量測參數 ... 73

表 4.1 p 型 SnO 薄膜濺鍍參數 ... 77

表 4.2 不同退火溫度之上閘極 p 型 SnO 薄膜電晶體之特徵參數(VDS = -1 V) ... 79

表 4.3 可撓性上閘極 p 型 SnO 薄膜電晶體於平放下之特徵參數(VDS = -1 V) ... 80

表 4.4 n 型 ZnO 薄膜濺鍍參數 ... 83

表 4.5 不同通道層厚度之下閘極 n 型 ZnO 薄膜電晶體之特徵參數(VDS = 1 V) .... 86

表 4.6 可撓性下閘極 n 型 ZnO 薄膜電晶體於平放下之特徵參數(VDS = 1 V) ... 87 表 4.7 可撓性垂直堆疊式 CMOS 反相器之 p 型與 n 型薄膜電晶體特徵參數(| VDS |

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= 1 V) ... 89 表 4.8 可撓性垂直堆疊式 CMOS 反相器之特徵參數 ... 90 表 4.9 可撓性垂直堆疊式 CMOS 反相器於平放下之特徵參數(VDD = 10 V) ... 91 表 4.10 可撓性上閘極 p 型 SnO 薄膜電晶體在閘極偏壓穩定性測試下，於平放及承受張、壓應變時之穩定性參數比較表 ... 96

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第一章緒論

1.1 軟性顯示技術發展概況

消費性電子產品越來越往輕、薄、方便攜帶等特性發展，可捲曲、彎曲的軟性電子元件成為當前之發展趨勢，其主要具備以下優點：輕薄、可撓曲、耐衝擊…等。

此類相關技術經常應用於手機面板、穿戴式電子裝置等消費性電子產品，在未來的顯示技術發展上也極具潛力。目前，可撓性主動式陣列顯示器之背板多採用非晶矽 (amorphous silicon, a-Si) 、多晶矽 (polycrystalline silicon, poly-Si) 或有機半導體 (organic semiconductors)作為電晶體通道層材料[1-3]。其中，有機薄膜電晶體之技術在近幾年受到相當廣泛研究及討論。其優點包含：製程溫度低、成本低，以及可利用卷對卷(roll-to-roll)的技術量產[4, 5]。此外，有機薄膜具有優異的可撓曲性，在彎曲半徑數毫米下仍可正常操作[6]，並且能成功作為主動矩陣有機發光二極體 (active-matrix organic light-emitting diode, AMOLED)顯示器的驅動元件[7, 8]。然而，

有機薄膜電晶體其場效載子遷移率相對較低，且電性相當容易受環境因素影響。另外，其穩定性不佳，隨時間衰變的現象也相對嚴重[9-14]。這使得有機半導體在軟性電子元件上的發展受到限制。相比之下，多晶矽薄膜電晶體有著相對高的場效載子遷移率，並且具備良好的元件穩定性。但通常需要相對高溫的製程，較難製作於軟性基板上[15-17]，且大面積均勻度是一大挑戰。

有鑑於此，氧化物薄膜電晶體具有良好場效載子遷移率、成本低，以及可在低溫條件下製作等優點，也因此受到業界相當大的關注。其中，較知名之夏普(Sharp)、

三星電子(Samsung)皆著手投入銦鎵鋅氧化物(IGZO)之研發與量產，顯示氧化物薄膜電晶體之重要性。

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1.2 薄膜電晶體發展背景

薄膜電晶體(thin-film transistor, TFT)，在現今之顯示器製造工業中扮演著極為重要的角色，其廣泛應用於顯示面板，例如：主動式矩陣液晶顯示器(active-matrix liquid-crystal display, AMLCD)，或是主動式矩陣有機發光二極體 (active-matrix organic light-emitting diode, AMOLED)等顯示器的驅動元件，藉以控制每一個畫素 (pixel)之開關及明亮程度[18]。

薄膜電晶體相關的概念及結構最早可追溯至 1930 年代，由 Lilienfeld 及 Heil 在專利中提出[19-21]。專利中描述以橫向電場(transverse electric field)控制電流的元件，即今日我們所熟知的場效電晶體(field-effect transistor, FET)之基本概念。但礙於當時對半導體的材料選用，及製程技術不熟悉，實際第一顆薄膜電晶體直至 1962 年才由 P. K. Weimer 等人製作出來。該團隊於玻璃基板上蒸鍍硫化鎘(CdS)作為通道層材料，成功製備全球第一顆薄膜電晶體[22]，並且在 1970 年代，以硫化鎘薄膜電晶體做為驅動之液晶顯示器(LCD)[23]。接著，許多通道層材料漸漸受到研究關注。1979 年，由鄧迪大學(University of Dundee)發表第一篇以氫化非晶矽 (hydrogenated amorphous silicon, a-Si:H)為通道層的薄膜電晶體之相關研究[24]，隨後 Snell 等人也在 1981 年發表第一個由氫化非晶矽薄膜電晶體(a-Si:H TFTs)所驅動的液晶顯示器[25]。自此，非晶矽薄膜電晶體被廣泛研究且大量應用於顯示技術。

傳統上，應用於顯示器的薄膜電晶體多以氫化非晶矽作為通道層材料[26]。因為非晶相的薄膜不具晶界、薄膜均勻度佳，且元件的關電流(off-current)較小。儘管場效載子遷移率亦偏小(<1 cm²/V-s)，但已足以作為顯示技術中開關元件上的應用。

近年來，學者們積極開發其它薄膜電晶體之通道層材料，如：銦鎵鋅氧化物 (IGZO)、氧化鋅(ZnO)、鋅錫氧化物(ZTO)等[27-29]。與氫化非晶矽相比，金屬氧化物半導體擁有較高的載子遷移率及較大的能隙，並具備在可見光下為透明的特性，

可以進一步應用於全透明電子元件上。鑑於上述優點，透明金屬氧化物在半導體的發展上極具潛力。

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1.3 研究動機

互補式金氧半(complementary metal-oxide-semiconductor, CMOS)邏輯為目前積體電路設計最普遍的技術。其主要優點包含：處理速度快、靜態功率損耗低、抗干擾能力佳…等[30]。然而，隨著半導體製程之演進，不斷微縮元件之二維尺寸已經快到達物理極限。為因應此限制，電子元件嘗試往三維空間垂直整合將是未來科技趨勢之一。

另一方面，未來的生活趨勢強調行動智慧，消費性電子產品講究輕薄、方便攜帶、耐碰撞等特性，可撓性電子元件也因而成為目前備受矚目之研究領域。由於軟性塑膠基板多半無法承受過高之製程溫度，因此，可撓性之薄膜電晶體需具備能夠以低溫製程的特性，常見之通道層層材料包含氫化非晶矽、有機半導體及金屬氧化物半導體[31-33]。其中，金屬氧化物半導體薄膜電晶體具有高場效載子遷移率及高透光率的優點，再加上可以低溫製備的優勢，因此，在可撓性電子元件中極具發展潛力。

本研究採用金屬氧化物半導體作為薄膜電晶體之通道層材料，並且將垂直堆疊式之 CMOS 反相器製備於可撓性基板上。

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1.4 論文架構

本節主要說明本論文的組織架構：

第一章緒論

首先介紹軟性顯示技術之發展概況，並介紹薄膜電晶體之發展背景及近期進展，以及說明製作垂直整合式結構之氧化物薄膜電晶體反相器於可撓性基板上之動機，

最後說明本論文之架構。

第二章理論與文獻回顧

本章節先對薄膜電晶體與 CMOS 反相器進行介紹。接著將介紹本研究選用之金屬氧化物材料──氧化亞錫、氧化鋅，包含其發展歷史、材料特性等。最後，對近年來之相關文獻進行回顧，包含：以氧化物半導體為通道層之薄膜電晶體反相器、垂直堆疊整合之薄膜電晶體反相器。

第三章研究方法

本章節介紹研究中所使用的各類儀器，並簡述其工作原理。以及可撓性垂直堆疊式 CMOS 反相器之製備流程。最後，針對本研究所使用的量測、分析儀器進行介紹。

第四章結果與討論

本章節一開始分別對 p 型與 n 型薄膜電晶體進行優化，以尋求反相器之最佳表現。

接著，探討元件受彎曲應變下之電性變化。最後，探討探討可撓性垂直堆疊式 CMOS 反相器，其下層之「上閘極 p 型 SnO 薄膜電晶體」之穩定性。

第五章結論與未來展望

本章節將歸納研究成果，並且提出未來可持續進行之研究方向。

本研究由科技部之計畫經費贊助。

(24)

第二章理論與文獻回顧

2.1 薄膜電晶體簡介

在顯示器中，薄膜電晶體作為驅動每個像素(pixel)的基本單元，其特性與顯示器的品質息息相關。薄膜電晶體在顯示產業中扮演極為重要的角色，也因此使其成為廣受研究的領域之一。

2.1.1 薄膜電晶體之元件結構

薄膜電晶體為場效電晶體的一種，由不同材料的薄膜堆疊組合而成。基本的薄膜電晶體包含：閘極電極(gate electrode)、閘極介電層(gate insulator)、通道層(active layer)，以及源極/汲極電極(source/drain electrode)。薄膜電晶體的結構可分為四類，

根據源極/汲極與閘極的相對位置可分為共平面型(coplanar)與交錯型(staggered)，又依據閘極的位置分為上閘極(top-gate)與下閘極(bottom-gate)。四種結構之示意圖如圖 2.1 所示[34]。

圖 2.1 薄膜電晶體之結構示意圖[34]

(25)

在共平面型結構中，由於閘極、源極/汲極在通道層的同一側，所以源極/汲極可與閘極感應之載子通道層界面直接接觸。在交錯型結構中，閘極、源極/汲極在通道層的兩側，因此源極/汲極不會與閘極感應之載子通道層界面直接接觸。

另外，在上閘極結構中，閘極與閘極介電層堆疊在通道層上方，通道層因被覆蓋，不會直接與大氣環境接觸。而在下閘極結構中，閘極與閘極介電層皆在通道層的下方，因此背通道層會直接與大氣環境接觸，可能導致其電特性受影響。因此，

下閘極結構的薄膜電晶體，時常需要再加上背封裝層(passivation layer)，藉此阻絕與大氣直接接觸，以保持電晶體之穩定性[35]。

2.1.2 薄膜電晶體之操作原理

薄膜電晶體為閘極(gate)、源極(source)、汲極(drain)之三端元件，其操作方式是透過外加電場以調控半導體通道層之導通程度。操作元件時，在閘極施以偏壓，

跨越閘極介電層形成垂直電場，透過此電場吸引通道層之載子累積(accumulation)，

形成導電之通道後使載子得以傳輸，此時源極、汲極兩端有一跨壓時，通道內的載子會受此跨壓驅動以形成電流輸出。亦或是透過此電場排斥載子(depletion)，形成不導電之通道。

根據薄膜電晶體通道層中的多數載子(majority carrier)，可以將電晶體區分為 n 型通道(n-type channel)及 p 型通道(p-type channel)，當通道層中的多數載子為電子時，稱為 n 型薄膜電晶體；反之，若為電洞時，稱為 p 型薄膜電晶體。另外，在閘極偏壓(VGS)為 0 V 時，依據通道層開關狀態可分為增強型(enhancement mode)及空乏型(depletion mode)兩種型式。當 VGS = 0 V 時，電晶體若處於關閉狀態，意即需透過外加偏壓吸引載子聚集以開啟電晶體，此為增強型；反之，當 VGS = 0 V 時，

電晶體若處於開啟狀態，意即需透過外加偏壓排斥載子聚集以關閉電晶體，此為空乏型。

(26)

以下將以 n 型增強型薄膜電晶體為例，說明不同外加偏壓情況下，閘極-介電層-通道層的能帶變化。假設平能帶電壓為零(VFB = 0 V)，當閘極偏壓為零時(VGS = 0 V)，於熱平衡時無內建電場，此時稱為平能帶(flat band)，理想能帶圖如圖 2.2 所示。當閘極施加一負偏壓(VGS < 0 V)時，電子會受電場排開，此時通道消失，使源極與汲極間為不導通，稱為空乏模式(depletion mode)。當閘極施加一正偏壓時(VGS

> 0 V)，電子會受電場吸引並聚集至半導體與介電層界面而形成通道，使源極與汲極導通，稱為累積模式(accumulation mode) [36]。

圖 2.2 理想 n 型增強型薄膜電晶體之能帶變化示意圖 (a)閘極偏壓為零，此時為平能帶 (b)閘極施加負偏壓(VGS < 0 V)時電子被排開形成空乏 (c)閘極施加正偏壓

(VGS > 0 V)時電子累積形成通道[36]

2.1.3 薄膜電晶體之特徵參數

薄膜電晶體的電特性表現可由轉換特性曲線(transfer characteristic curve)以及輸出特性曲線(output characteristic curve)作為判斷依據，圖 2.3 為典型 p 型薄膜電晶體之轉換及輸出特性曲線。轉換特性曲線為固定汲極電壓，量測閘極電壓對汲極電流的曲線，並可以藉此曲線計算相關之特徵參數。而輸出特性曲線是固定不同的閘極電壓，量測汲極電壓對汲極電流的曲線，可以藉此得知元件之操作範圍[37]。

由圖 2.3 (a)可以看出，薄膜電晶體之操作範圍可分為兩個區域，分別為線性區 (linear region)與飽和區(saturation region)。當汲極偏壓漸增時，汲極電流與電壓呈線性關係，此操作區稱為線性區(linear region)。當汲極偏壓持續增加至某一程度時

(VD = VD,sat)，強大的電場會使通道中位在汲極端的載子密度降低，使閘極感應的通

(27)

道消失，類似於金氧半場效電晶體(MOSFET)中的夾止(pinch off)現象。此時，持續增加汲極偏壓也幾乎不會影響源極與汲極之間的電流大小，此操作區稱為飽和區 (saturation region)。

圖 2.3 典型 p 型薄膜電晶體之 (a)轉換特性曲線及 (b)輸出特性曲線[37]

當元件操作於線性區(| VDS | ≤ | VGS – VTH |)時：

I_DS = μ_FEC_oxW

L [(V_GS−V_TH)V_DS−1

2V_DS²] (2.1) 當元件操作於飽和區(| VDS | ≥ | VGS – VTH |)時：

I_DS = 1

2μ_FEC_oxW

L (V_GS−V_TH)² (2.2) 其中各項符號所代表之意義和單位為：

IDS：汲極電流 (drain current) (A)

μFE：場效遷移率 (field effect mobility) (cm²/V-s)

Cox：介電層之單位面積電容值 (insulator capacitance per unit area) (F/cm²) W：通道寬度 (channel width) (𝜇𝑚)

L：通道長度 (channel length) (𝜇𝑚) VGS：閘極電壓 (gate voltage) (V) VDS：汲極電壓 (drain voltage) (V) VTH：臨界電壓 (threshold voltage) (V)

利用薄膜電晶體的轉換特性曲線(圖 2.3 (b))及上述 2.1 式、2.2 式，可計算元件之各項特徵參數，並可對電晶體電性表現進行分析。

(28)

以下將介紹薄膜電晶體之各項特徵參數：

(1) 電流開關比(on/off current ratio)

電流開關比為電晶體在開啟狀態(on state)與關閉狀態(off state)的電流比值。在轉換特性曲線中，定義最高電流值為 on state，最低電流值為 off state。其比值越大代表電晶體的開關效果越明顯。

(2) 場效遷移率 (field effect mobility, μFE)

場效載子遷移率為描述載子移動速度的一項指標，其值越高表示元件的開電流(on current)及可操作的頻率越高，能因此微縮電晶體元件尺寸以提升開口率 (aperture ratio)，進而提升顯示器畫素。場效載子遷移率亦可分為線性區及飽和區：

線性區：

μ_FE,lin = g_m,lin( L

WC_oxV_DS) (2.3) 其中，gm,lin.為線性區轉移電導(transconductance)：

g_m,lin = dI_DS

dV_GS (2.4)

飽和區：

μ_FE,sat = (g_m,lin)²( 2L

WC_ox) (2.5)

其中，gm,sat.為飽和區轉移電導(transconductance)：

g_m,sat = dI_DS²

dV_GS (2.6)

(3) 臨界電壓 (threshold voltage, VTH)

定義元件的半導體層與閘極介電層之界面通道恰形成時，閘極所需施加的電壓值稱為臨界電壓。根據不同的操作區域，計算臨界電壓的方法分為兩種。當操作於飽和區時，以 IDS1/2對 VGS作圖，在 IDS1/2急劇上升的位置取一切線，該切線與 VGS軸的交點即為臨界電壓值。當操作於線性區時，以 IDS對 VGS作圖，在 IDS急劇上升的位置取一切線，該切線與 VGS軸的交點即為臨界電壓值。

(29)

(4) 次臨界擺幅 (subthreshold swing, S.S.)

當元件的半導體層與閘極介電層之界面通道尚未形成時，理想上汲極電流應當為零，但實際上會有微弱之電流產生，此時電晶體工作在次臨界區，此電流稱為次臨界電流(subthreshold current)。在次臨界區中，汲極電流每變化 10 倍，閘極所改變的電壓值，稱為次臨界擺幅(S.S.)，其代表閘極感應通道的能力。當次臨界擺幅值越小時，表示電晶體的開關切換速度越快。該值可由轉換特性曲線中，低於臨界電壓時線性曲線斜率的倒數求得，其定義式如下：

S.S. = [d(logI_DS) dV_GS ]

−1

(2.7) 另外，次臨界擺幅與界面陷阱密度(interface trap density, Dit)有關，當界面陷阱密度過高時，載子將容易受介電層與通道層間的界面陷阱所捕獲，此將導致閘極電壓無法有效控制載子，造成次臨界擺幅增加[38]，其關係式如下：

D_it = 1

q[S.S.×log(e) k_BT

q

− 1] C_ox (1/cm²) (2.8)

其中各項符號所代表之意義為：

e：尤拉數 (Euler’s number)

q：電子基本電量 (electron elementary charge) T：絕對溫度

kB：波茲曼常數 (Boltzmann constant) Cox：單位面積之介電層電容。

(30)

2.1.4 薄膜電晶體之穩定性

在顯示器領域中，薄膜電晶體扮演極為重要的角色。除了要有良好的元件表現，

還要具備足夠的穩定性，以確保長時間使用下得以正常操作，因此，對於薄膜電晶體的光、電、熱…等等之穩定性測試常被探討[39, 40]。在進行閘極偏壓穩定性測試時，在閘極施以固定偏壓，並使源極與汲極接地。另外，在進行元件之照光穩定性測試時，會將元件長時間照光。最後，觀察臨界電壓的偏移量(threshold voltage shift, ΔVTH)和次臨界擺幅的改變量(ΔS.S.)以探討電晶體之穩定性。一般認為造成臨界電壓偏移的主要機制有二，包括在通道層與介電層界面、介電層內缺陷之電荷捕獲(charge trapping)，以及缺陷產生(defect creation)[41-43]。電荷捕獲將會導致臨界電壓偏移；而界面的缺陷產生，根據式(2.8)可知，則會使次臨界擺幅增加。

以 p 型薄膜電晶體為例，當閘極施加一負偏壓時，通道層的電洞會受電場吸引至通道層與介電層間的界面，部份電洞會受界面缺陷(interface defect)捕獲，或注入接近通道界面的介電層中而被捕陷，這些電洞造成的電場會與閘極所施加的電場相互抵消，進而影響閘極感應通道的能力，造成臨界電壓往負方向偏移。反之，

若在閘極施加一正偏壓時，則會造成臨界電壓往正方向偏移[44]。Libsch 與 Kanicki 等人將 Stretched-Exponential Time Dependence Equation 作修正，可以將臨界電壓的偏移量與偏壓持續時間等效為下列關係式[45]：

TH TH0

V = V 1- exp t

  

   

       (2.9)

其中各項符號所代表之意義為：

∆VTH：臨界電壓偏移量 (V)

∆VTH0：Vstress - VTH，為介電層之等效跨壓 (V)，其中 Vstress為閘極施加之偏壓 t：偏壓持續時間 (s)

β：stretched-exponential 常數

τ：特徵捕獲時間 (characteristic trapping time) (s)

(31)

根據上式(2.9)得知，薄膜電晶體在長時間偏壓作用下，可以藉由特徵捕獲時間來判斷其穩定性，較大的特徵捕獲時間表示元件較為穩定。在氧化物薄膜電晶體中，常以此式描述元件偏壓穩定性。

2.1.5 薄膜電晶體之介電層分析

在電磁學裡，介電質響應外加電場而產生電極化的程度，稱為介電常數 (dielectric constant)，又稱電容率或絕對電容率。介電常數可以代表電容儲存電荷的能力。以平行板電容為例，在介電質上下分別沉積金屬作為電極，若該平行板電容之電容值為 C，電極兩端施加電壓為 V，內部儲存電荷量為 Q，則其關係式為：

Q = C × V (2.10)

電容則代表介電質儲存電荷的能力：

C = ε₀ε_rA

d (2.11)

其中，ε0為真空介電常數，其值約為 8.854×10^-12 (F/m)，εr為相對介電常數(relative dielectric constant)。根據式(2.11)，可由量測電容值(C)，並根據平行板面積大小(A)、

兩平行板垂直距離(d)，計算出相對介電常數。

(32)

2.2 互補式金屬氧化物半導體反相器簡介

2.2.1 CMOS 反相器之工作原理

互補式金屬氧化物半導體(Complementary Metal-Oxide-Semiconductor, CMOS)，

是由 NMOS(n-type 金氧半場效電晶體)和 PMOS(p-type 金氧半場效電晶體)組合而成，由於 NMOS 與 PMOS 在物理特性上為互補性，因此被稱為互補式金氧半。

CMOS 邏輯為目前積體電路設計相當普遍的技術，其優點包含低靜態功率損耗，

且有著優秀的抗雜訊能力[46, 47]。在現今，CMOS 邏輯技術時常應用於數位影像器材的感光元件，如：互補式金氧半影像感測元件(CMOS image sensor)。

CMOS 反相器(CMOS inverter)，是邏輯電路中最基本的單元，其典型結構圖及電路示意圖如圖 2.4 所示。在 CMOS 反相器中，連接 n 型電晶體與 p 型電晶體兩者的閘極作為反相器之電壓輸入端(Vin)，此外，連接兩者的汲極作為電壓輸出端 (Vout)。而 n 型電晶體的源極連接低電位(VSS，通常為接地)，p 型電晶體的源極則連接高電位(VDD，通常為外接電壓源)。

圖 2.4 典型 CMOS 反相器之 (a)結構圖及 (b)電路示意圖[37]

(33)

在數位邏輯電路中，高電位與低電位分別代表 1 與 0 的訊號。反相器顧名思義，其具有高、低電位之訊號轉換功能。考慮一數位訊號在 CMOS 反相器電路中執行布林(Boolean)代數運算，若輸入一布林值 0，即輸入電壓為低電位，因輸入電壓小於 n 型電晶體之臨界電壓，n 型電晶體為關閉狀態；反之，p 型電晶體則為導通狀態。因此，輸出端會經由 p 型電晶體充電至 VDD。同理，當輸入一布林值 1 時 (即輸入電壓為高電位)，n 型電晶體導通、p 型電晶體關閉，因此輸出端會經由 n 型電晶體放電至零電位。CMOS 反相器即是透過此原理達到高、低電位之訊號轉換功能。此外，由此操作原理可以發現，CMOS 反相器只有在兩個電晶體元件暫時導通時，才會有較明顯的電流流通，也因此其具備低靜態功率損耗的優點。

2.2.2 電壓轉換特性

在邏輯反相器中，可以透過電壓轉換特性曲線(voltage transfer curve, VTC)，分析反相器靜態行為表現。圖 2.5 (a)為理想之反相器電壓轉換特性曲線，當輸入電壓值介於 0 至 VDD/2 之間時，輸出電壓為 VDD。當輸入電壓介於 VDD/2 至 VDD之間時，輸出電壓則為 0。此外，當輸入電壓恰為 VDD/2 時，輸出電壓將立即從 VDD切換為 0，此點為反相器之轉態點(transition point)。理想之轉態點位於輸入電壓為 VDD/2 之位置。

理想之反相器電壓轉換特性曲線擁有極為陡峭的電壓轉換特性，然而，實際操作情況如圖 2.5 (b)所示，隨著輸入電壓漸增，輸出電壓是由高電位逐漸下降至低電位，其電壓轉換是一個漸變的過程。為此，定義特徵參數藉以描述反相器之電壓轉換特性。定義轉換特性曲線之切線斜率為-1 的兩處，分別為轉換的起始點與結束點，其關係可由下列式子表示：

dV_out

dV_in = − 1 (2.12) 此時起始點與結束點之輸入電壓分別為 VIL及 VIH。而最大輸出電壓為 VOH，並設

(34)

輸入電壓為 VOH時的輸出電壓為 VOL。以上四個電壓 VIL、VIH、VOL、VOH四個關鍵電壓定義如下：

VIL：可產生輸出為邏輯 1 時的最大輸入電壓 VIH：可產生輸出為邏輯 0 時的最小輸入電壓 VOL：當輸出邏輯為 0 時的最小輸出電壓 VOH：當輸出邏輯為 1 時的最大輸出電壓

電壓增益(voltage gain)是決定 CMOS 反相器電性表現之重要指標，其定義為電壓轉換特性曲線之斜率取負號，數學表示式如下：

Gain = −dV_out

dV_in (2.13)

在電路中使用較大的電源 VDD，將可使 CMOS 反相器輸出端更快速地充、放電至穩定狀態，電壓增益便隨之提高，但此舉將伴隨更高的功率損耗。因此，如何選用適當的 VDD以達到優良之電性，在高密度的晶片中顯得相當重要。

(a) (b)

圖 2.5 (a)理想情況及 (b)實際典型之邏輯反相器電壓轉換特性圖[48]

(35)

2.2.3 雜訊邊界

在邏輯電路實作上，常受到系統外部或者內部之訊號干擾，造成電路判讀錯誤。

為此，邏輯電路必須具備一定程度的抗雜訊能力，以確保輸入端能在一定程度的雜訊電壓干擾下，仍能保持輸出狀態不變。定義雜訊邊界(noise margin, NM)以量化邏輯電路對雜訊容忍之能力。在邏輯反相器中，兩個雜訊邊界作為反相器忍受雜訊能力的指標，分別為低準位雜訊邊界(noise margin low, NML)，以及高準位雜訊邊界 (noise margin high, NMH)：

NM_L = V_IL− V_OL (2.14) NM_H = V_OH − V_IH (2.15) 在 VIL及 VIH之間有一個電壓範圍，在此範圍內隨著輸入電壓漸增，輸出電壓將從 VDD漸漸轉換為 0，意即邏輯 1 轉換為 0，因此這個區域被稱作轉態區(transition region)。在此區域內的輸入電壓值無法被反相器正確判斷為邏輯 0 或 1 的輸入，其示意圖如圖 2.6 所示。由該圖可以發現，越小的轉態區會有越大的雜訊邊界，因此，

減少轉態區寬度是 CMOS 反相器的設計指標之一。

圖 2.6 轉態區與雜訊邊界之示意圖[48]

(36)

在上一小節提到，理想之轉態點恰好位於輸入電壓為 VDD/2 之位置。但是實際狀況必須考慮 n 型電晶體與 p 型電晶體兩者之電性差異，如：臨界電壓的不同，將導致 CMOS 反相器無法由閘極迅速切換兩電晶體之通道開關；載子遷移率的不同，

將造成充放電速度不一致的問題。因此，NMOS 與 PMOS 之電性差異進而導致 CMOS 反相器的轉態電壓偏離 VDD/2，且使雜訊邊界變差。一般來說，電子的載子遷移率比起電洞來得高，在無法有效提升 p 型載子遷移率時，可藉由設計不同通道之幾何長寬比(geometric aspect ratio)來改善此物理限制，其定義為：

geometric aspect ratio = W_p/L_p

W_n/L_n (2.16) 其中，Wp及 Lp分別為 p 型電晶體的通道寬度及通道長度；Wn及 Ln則為 n 型。

如圖 2.7 所示，設計適當的通道幾何長寬比，將可補償兩電晶體載子遷移率的差異，

進而使轉態電壓靠近 VDD/2，並提高雜訊邊界[49]。

圖 2.7 通道之幾何長寬比對轉態電壓位置之影響[49]

(37)

2.3 氧化亞錫之發展背景

2.3.1 氧化亞錫之簡介

錫氧化物依據含氧量的不同，可分為氧化錫(tin oxide, SnO2)與氧化亞錫(tin monoxide, SnO)，兩者有著截然不同的特性。氧化亞錫是由二價的錫離子及二價的氧離子組成，化學式為 SnO。不溶於水以及有機溶劑。氧化亞錫為金屬錫和氧化錫的中間相，屬亞穩態，因此在環境中較不穩定。近年來，隨著氧化亞錫成膜技術進步而開始受到矚目，主要應用於鋰電池的陽極材料[50]及高品質氧化錫薄膜的前驅物[51]。氧化亞錫屬於氧化物半導體，由於其具備 p 型傳導特性[51]，優秀的電特性與透光性，使其漸漸受到學界關注，並開始應用於薄膜電晶體上。

2.3.2 氧化亞錫之結構與能帶

氧化亞錫的晶體結構為四方堆積(tetragonal)，每個氧離子以最大立體角連接四個錫(Ⅱ)離子形成四面體，錫(Ⅱ)離子則以單方向連結四個氧離子構成四角錐。由錫-氧-錫為單位，構成層疊式的結構，層與層間以凡得瓦力(van der Waal’s force)連結[52]。其結構示意圖如圖 2.8 所示。

圖 2.8 氧化亞錫晶格結構[52]

(38)

氧化亞錫的能帶圖如圖 2.9 所示，直接能隙(direct bandgap)約為 2.7 eV，間接能隙(indirect bandgap)約為 0.7 eV[53]。游離能(ionization potential)，意即最高價電帶(valence band maximum, VBM)與真空能階的能階差為 5.8 eV，與其他 p 型氧化物材料(如：氧化亞銅、氧化鎳)相近。另一方面，最低導電帶(conduction band minimum, CBM)與真空能階的能階差為 5.1 eV，與其他多數的 n 型氧化物材料(如：

氧化銦、氧化錫)相近。因此，氧化亞錫同時具有 p 型與 n 型的傳導特性，亦即具備雙極性導電性(bipolar conductivity)[54]。

圖 2.9 部分金屬氧化物半導體能帶分布圖與氧化亞錫能帶示意圖[54]

2.3.3 氧化亞錫之缺陷

氧化亞錫具有原生 p 型導電特性，其特性由本質缺陷(intrinsic defects)所引起。

本質缺陷指的是材料形成過程中，本身即存在的缺陷。其主要來源如：金屬錫空缺 (tin vacancy)或是氧間隙(oxygen interstitial)所造成的缺陷[55, 56]。這些缺陷在能隙中形成受體能階(acceptor levels)，提供電洞，而成為 p 型半導體。圖 2.10 為氧化亞錫中金屬錫空缺與氧間隙之示意圖。

(39)

圖 2.10 (a)金屬錫空缺示意圖 (b)氧間隙示意圖[56]

在 p 型氧化物半導體中，一般認為氧化亞錫具高電洞遷移率的潛力，針對此，

幾個研究團隊曾提出可能的機制。如 2006 年 Togo 等人認為氧化亞錫中的最高價電帶主要由錫(II)的 5s 軌域構成，使電洞可以在相互重疊的 s 軌域自由移動，進而提升載子遷移率[55]。2007 年，Hosono 等人則認為錫(II)的 4d5s 軌域與氧的 2p 軌域能量相近，有機會形成混成軌域(hybridized orbitals)，使電洞不容易被侷限在氧的 2p 軌域中，使載子傳輸能力上升[57]。其混成軌域之能帶分布如圖 2.11 所示。

圖 2.11 氧化亞錫最大價電帶之混成軌域示意圖[52]

(40)

2.3.4 氧化亞錫之發展

早期，錫氧化物的研究多半集中在氧化錫(tin oxide, SnO2)，因其具備高透光性、

高導電度、穩定度佳…等優點，常應用於氣體感測器、透明電極等[58-61]。而氧化亞錫(tin monoxide, SnO)則是在近幾年才受到較多的關注，其主要應用為鋰電池的陽極材料[50]、高品質氧化錫薄膜的前驅物[51]。

1984 年，Marchwicka 團隊以濺鍍法製作錫氧化物薄膜，並探討不同氧分壓環境下濺鍍的薄膜，其結晶相、電阻率與透光率的變化[62]。2001 年，Pan 與 Fu 等人，以電子束蒸鍍法(electron-beam evaporation)將錫氧化物沉積於藍寶石基板 (sapphire substrate)上，並透過霍爾量測證實氧化亞錫之 p 型導電特性，同時藉由調整不同的錫-氧比例，以實現 p 型或 n 型的導電特性[51]。在當時，由於氧化亞錫的錫-氧比例難以精確控制，導致研究多半僅著重在薄膜的物理特性分析，而元件應用則甚少著墨。

(41)

2008 年，Ogo 團隊以釔摻雜穩定化氧化鋯(yttria-stabilized zirconia, YSZ)為基板，在 575 C 下以雷射脈衝沉積法(pulsed laser deposition)成長氧化亞錫薄膜，並成功製作出第一個 p 型氧化亞錫薄膜電晶體。其場效載子遷移率可達 1.3 cm²/V-s，

電流開關比約為 10²[53]，如圖 2.12 所示。由於氧化亞錫具有相對高的載子遷移率，

且金屬錫資源豐富、對環境無害，使得以氧化亞錫作為 p 型薄膜電晶體之通道層的研究逐漸興起。

圖 2.12 由 Ogo 團隊製作之氧化亞錫薄膜電晶體 (a)結構示意圖 (b)輸出特性曲線 (c)轉換特性曲線

(d)線性區之場效載子遷移率與 VGS之關係[53]

(42)

2010 年，Fortunato 團隊以玻璃作為基板，在室溫下以射頻磁控濺鍍法(radio- frequency magnetron sputtering)濺鍍氧化亞錫薄膜，並進行 200 °C 之後退火。在相對低溫的條件下，成功製備出 p 型氧化亞錫薄膜電晶體，突破 p 型金屬氧化物電晶體必須透過高溫製程的困境。其元件特性如圖 2.13 所示，場效載子遷移率高達 1.2 cm²/V-s，更將電流開關比提升至 10³。由於氧化亞錫的光學能隙約為 2.8 eV，

在光波長 400 至 2000 nm 下，其元件的穿透率達 85%[63]。

圖 2.13 由 Fortunato 團隊在玻璃基板上製作之氧化亞錫薄膜電晶體 (a)轉換特性曲線 (b)輸出特性曲線 (OPP = 7.0%及 OPP = 11.5%)[63]

(43)

2013 年，Caraveo-Frescas 團隊利用直流濺鍍法沉積氧化亞錫薄膜，並使用高介電常數材料氧化鉿(hafnium oxide, HfO2)作為閘極介電層。該團隊採用玻璃基板，

閘極材料為氧化銦錫(ITO)透明導電膜，源/汲極為 8 nm 鈦(Titanium ,Ti)與 90 nm 氧化銦錫(ITO)所組成，成功製作出全透明之氧化亞錫薄膜電晶體。此外，也將其製作於可撓性塑膠基板上。薄膜電晶體結構及其電特性曲線如圖 2.14 所示。製作於玻璃上的氧化亞錫薄膜電晶體，其場效載子遷移率高達 6.75 cm²/V-s，而製作於塑膠基板上則為 5.87 cm²/V-s，同時，兩者之電流開關比也都高於 10³。該團隊認為，

氧化亞錫薄膜含有微量金屬錫的存在是達到高載子遷移率的關鍵[64]。

圖 2.14 由 Caraveo-Frescas 團隊

製作於玻璃/可撓性塑膠基板上之氧化亞錫薄膜電晶體 (a)/(b)結構示意圖；(c)/(d)輸出特性曲線；(e)/(f)轉換特性曲線[64]

(44)

薄膜電晶體作為顯示器的驅動元件，長時間使用下的穩定性也相當重要。因此，

近年來學者們開始探討氧化亞錫薄膜電晶體之穩定性，包含偏壓穩定性及光穩定性…等。

2014 年，由本研究團隊 Chiu 等人，發表第一篇探討氧化亞錫薄膜電晶體之閘極偏壓穩定性[65]。文獻中指出，氧化亞錫薄膜電晶體在施加閘極偏壓下，其臨界電壓偏移量可用 stretch exponential equation 作近似，如圖 2.15 (b)所示。而造成臨界電壓往負方向偏移的現象，可歸因於載子被介電層與通道層間的界面(或鄰近界面之介電層)的缺陷捕捉。而臨界電壓往正方向偏移的現象則可能為通道層背通道吸附環境中的水氣、氧氣所導致，其結果如圖 2.15 所示。

圖 2.15 由 Chiu 等人對於氧化亞錫薄膜電晶體之閘極偏壓穩定性之探討 (a)施加閘極偏壓-10 V 時之轉換特性曲線變化

(b)偏壓施加時間與臨界電壓偏移量關係[65]

同年，Han 團隊使用 SU-8 作為氧化亞錫薄膜電晶體之背封裝層[66]，優化薄膜電晶體長時間暴露於空氣中的穩定性，以及元件操作之穩定性，其結果如圖 2.16 所示。2016 年，同一團隊，探討氧化亞錫薄膜電晶體照光穩定性以及照光下之閘極偏壓穩定性[67]。在照光穩定性測試中，光照會使臨界電壓往正方向偏移，有無背封裝層對此效應不會造成明顯差異，其結果如圖 2.17 所示。此外，當元件閘極偏壓施以一負偏壓時，將導致臨界電壓往負方向移動；反之，若施以一正偏壓時則

(45)

將導致臨界電壓往正方向移動，其結果如圖 2.18 (a)、(c)所示。若元件同時施以照光、閘極偏壓時，其穩定性會同時受到兩個機制的影響，其測試結果如圖 2.18 (b)、

(d)所示。

圖 2.16 由 Han 團隊製作氧化亞錫薄膜電晶體 (a)無封裝及 (b)具 SU-8 背封裝層長時間暴露於空氣下之轉換特性曲線變化(VDS = -1 V)

(c)無封裝及 (d)具 SU-8 背封裝層

在連續操作數次後之轉換特性曲線變化(VDS = -1 V) [66]

圖 2.17 由 Lee 團隊製作之氧化亞錫薄膜電晶體 (a)無封裝及 (b)具 SU-8 背封裝層長時間照光下之轉換特性曲線變化(VDS = -1 V)[67]

(46)

圖 2.18 由 Lee 團隊利用 SU-8 作為氧化亞錫薄膜電晶體之背封裝層負偏壓下(VGS_stress= -15 V)轉換特性曲線變化 (a)無照光 (b)照光下正偏壓下(VGS_stress= 15 V)轉換特性曲線變化 (c)無照光 (d)照光下[67]

綜合以上文獻回顧可以發現，氧化亞錫薄膜電晶體有著高場效載子遷移率，其電性表現優異，且透光率佳，具備應用於光電產業之潛力。此外，氧化亞錫能以相對低溫的方法製備，因此能夠將元件製作於可撓性塑膠基板上。

(47)

2.4 氧化鋅之發展背景

2.4.1 氧化鋅之簡介

氧化鋅是由二價的鋅離子及二價的氧離子組成，化學式為 ZnO。難溶於水，但可溶於酸和強鹼。氧化鋅屬於氧化物半導體，其透光性佳、對光的穩定性高，且作為薄膜電晶體之通道層時，有著比氫化非晶矽(hydrogenated amorphous silicon, a-Si:H)更高的載子遷移率。載子遷移率和薄膜電晶體驅動電流有著高度的正相關，

提高載子遷移率可以達到縮小元件尺寸、提高開口率(aperture ratio)及面板畫素等目的。也因此，氧化鋅薄膜電晶體在光電元件領域廣受重視，其具備取代氫化非晶矽薄膜電晶體之潛力。

2.4.2 氧化鋅之結構與能帶

氧化鋅是一種 II-VI 族半導體，通常以六方晶系(hexagonal)中俱對稱性的纖鋅礦結構(wurtzite structure)的穩態存在，其晶體結構如圖 2.19 所示。每顆鋅原子會與相鄰的四顆氧原子以 sp3 軌域鍵結，形成以共價鍵為主的四面體結構。

圖 2.19 氧化鋅之晶體結構示意圖[68]

(48)

氧化鋅為寬能隙半導體，且為直接能隙，在室溫下其能隙(band gap)約 3.4 eV。

此外，其具有約 60 meV 的激子束縛能(excition binding energy)，可放出藍光或紫外光波長的光，因此非常適用於光電元件上[69-71]。

2.4.3 氧化鋅之缺陷

氧化鋅的導電率是由本質缺陷(intrinsic defects)或外質缺陷(extrinsic defects)所引起。本質缺陷指的是材料形成過程中，本身即存在的缺陷，如：氧空缺(oxygen vacancy)，或是鋅原子進入鋅原子排列的間隙，成為鋅間隙原子(interstitial zinc atom)，

這些缺陷在能隙中會形成淺層施體能階(shallow donor levels)，提供電子，而成為 n 型半導體[72]。而外質缺陷則表示由添加其他雜質元素(如：鋁(Al)、銦(In)、鎵(Ga)…

等)所造成的缺陷，能提升電子濃度、載子遷移率以提高氧化鋅之導電性，且薄膜仍俱透光性[68]。

(49)

2.4.4 氧化鋅之發展

從 1935 年開始，氧化鋅(zinc oxide, ZnO)開始受到研究關注[73]。以氧化鋅作為薄膜電晶體之通道層，其電性表現優異、高透光性、對光的穩定性高，研究發展至今，已經成為工業界、科技界相當依賴之材料。

2003 年，數個研究團隊陸續發表 n 型氧化鋅薄膜電晶體之研究成果。Masuda 及 Tabata 等人使用脈衝雷射沉積法(Pulsed Laser Deposition, PLD)，以矽作為基板，

在 450 C 下沉積氧化鋅，所製作出薄膜電晶體之場效載子遷移率約為 0.031 cm²/V- s，而電流開關比大於 10⁵，且可見光波段之穿透率達 80%以上。其電性表現如圖 2.20 所示[74]。

(a)

(b) (c)

圖 2.20 由 Masuda 及 Tabata 團隊製作之氧化鋅薄膜電晶體 (a)結構示意圖 (b)輸出特性曲線 (c)轉換特性曲線[74]

(50)

同樣 2003 年，Carcia 等人以射頻磁控濺鍍法 (radio-frequency magnetron sputtering)，在接近室溫下濺鍍氧化鋅薄膜，製作出氧化鋅薄膜電晶體於矽基板上。

其場效載子遷移率高達 2 cm²/V-s，而電流開關比也超越 10⁶，其電性表現如圖 2.21 所示。此外，氧化鋅薄膜之可見光穿透率同樣高達 80%以上。如此優異之電性表現、光穿透率，以及接近室溫的製程溫度，使得氧化鋅得以應用於軟性塑膠基板上 [75]。

圖 2.21 由 Carcia 團隊製作氧化鋅薄膜電晶體之輸出與轉換特性曲線[75]

(51)

同樣 2003 年，Hoffman 及 Norris 團隊以離子束濺鍍法(ion-beam sputtering, IBS) 濺鍍氧化鋅薄膜，電極部份均採用透明導電材料、基板為玻璃，因此成功製作出以氧化鋅為通道層之全透明薄膜電晶體(transparent thin-film transistor ,TTFT)。其場效載子遷移率最高可達 2.5 cm²/V-s，電流開關比也高達 10⁷[76]，其元件結構示意圖及電性表現如圖 2.22 所示。

(a)

(b) (c)

圖 2.22 由 Hoffman 及 Norris 團隊製作之全透明氧化鋅薄膜電晶體 (a)結構示意圖 (b)輸出特性曲線 (c)轉換特性及閘極漏電流曲線[76]

(52)

2014 年由 Jackson 率領的團隊，將氧化鋅薄膜電晶體製作在可撓性塑膠基板上，如圖 2.23 所示，以實現輕薄、方便攜帶，以及可撓曲等優點[77]。該團隊運用電漿輔助原子層氣相沉積法(Plasma-enhanced atomic layer deposition, PEALD)成長氧化鋅薄膜，且製程最高溫度僅 200 C，成功將元件製作於塑膠基板上。場效載子遷移率高達 12 cm²/V-s，電流開關比高於 10⁸，次臨界擺幅小於 300 mV/dec.，電性表現相當優異。該團隊也比較製作於玻璃與塑膠基板上之差異，如圖 2.24 所示，

可以發現兩者之電性表現略同。此外，當元件承受應變時，其電性表現依然保持相當穩定，如圖 2.25 所示，顯示可撓性氧化鋅薄膜電晶體其穩定之優異表現。

圖 2.23 由 Jackson 團隊製作氧化鋅薄膜電晶體於塑膠基板上 (a)元件結構示意圖 (b)薄膜電晶體於光學顯微鏡下之俯視圖

(c)可撓性塑膠試片捲曲於手指上[77]

(53)

(a) (b)

圖 2.24 由 Jackson 團隊製作之可撓性氧化鋅薄膜電晶體 (a) 轉換特性曲線(VDS = 0.5 V) (b)輸出特性曲線[77]

圖 2.25 由 Jackson 團隊製作之可撓性氧化鋅薄膜電晶體承受不同應變下之轉換特性曲線(VDS = 0.5 V)[77]

綜合以上文獻回顧可以發現，氧化鋅薄膜有高透光率的優點，製作於電晶體之通道層時有著高載子遷移率、高電流開關比等優點。此外，氧化鋅薄膜製備方法眾多，包含：射頻磁控濺鍍法、溶膠凝膠法、原子層化學氣相沉積法…等，不同的製備法有各自的優點。因此，氧化鋅薄膜電晶體在光電元件領域廣受重視。

(54)

2.5 互補式氧化物薄膜電晶體反相器文獻回顧

2008 年，Ou 等人實現以全錫氧化物半導體材料作為薄膜電晶體之通道層的反相器。該團隊以矽作為基板，藉由不同的後退火溫度，製作具有兩種不同臨界電壓的 p 型錫氧化物薄膜電晶體，並連接組成邏輯反相器[78]。其電壓轉換特性與增益曲線如圖 2.26 所示，該反相器元件在 VDD為-80 V 的情況下，最高電壓增益達到 2.8 V/V。此突破性的發展驗證了 p 型錫氧化物半導體得以應用於邏輯電路設計，

並具備應用於透明電子元件上之潛力。

圖 2.26 由 Ou 等人製作臨界電壓不同的兩個 p 型錫氧化物薄膜電晶體組成的反相器之電壓轉換特性曲線與增益曲線[78]

同樣 2008 年，Dhananjay 等人於矽基板上製作全氧化物半導體之 CMOS 反相器，p 型材料採用氧化亞錫，n 型材料則為氧化銦(In2O3)。在 VDD為 100 V 時，最大之電壓增益可達 11 V/V。其結果如圖 2.27 所示[79]。

圖 2.27 由 Dhananjay 等人製作全氧化物 CMOS 反相器之電壓轉換特性曲線與增益曲線[79]