佈局前模擬

我們利用HSPICE 來幫助我們完成佈局前模擬，我們模擬了相位注入參數 β=0，

0.25，0.5，0.75，1 這五種不同的相位注入參數所造成全數位鎖相迴路的輸出眼圖，並 量測時脈抖動。由第三章的線性模型我們得知，參考訊號相位注入將會導致輸入雜訊進 入震盪器輸出相位，所以我們模擬了參考訊號加入雜訊時，系統的輸出時脈抖動。

圖5-3 為在參考訊號沒有雜訊時，五個不同相位注入參數的輸出眼圖，參考訊號為 156.25MHZ，輸出頻率為 1.25GHZ，操作電壓為 1.2V，時脈抖動如表格 5.2 所示。

表格 5. 2 HSPICE 模擬未加輸入雜訊之輸出時脈抖動(peak-to-peak jitter) Factor β=0 β=0.25 β=0.5 β=0.75 β=1

Jitter 21ps 14ps 11ps 11.5ps 12ps

β=1 β=0.75

β=0.5 β=0.25

β=0

圖 5- 3 HSPICE 模擬不同相位注入參數所造成全數位鎖相迴路輸出眼圖

我們利用Matlab 產生隨機雜訊(Random noise)，加入參考訊號中，使參考訊號產生 20ps 的時脈抖動，如圖 5-4 所示，而我們模擬 β=0，0.5，1 三個不同相位注入參數的輸 出眼圖，如圖5-5 所示。

圖 5- 4 具有 20ps 輸入時脈抖動的參考訊號

β=1 jitter=31ps β=0 jitter=32ps

β=0.5 jitter=26ps

圖 5- 5 具有 20ps 輸入時脈抖動的全數位鎖相迴路輸出眼圖

將雜訊加大，使參考訊號產生40ps 的時脈抖動，如圖 5-6 所示，而三個不同相位注 入參數的輸出眼圖，則如圖5-7 所示。

圖 5- 6 具有 40ps 輸入時脈抖動的參考訊號

β=1 jitter=49ps β=0 jitter=41ps

β=0.5 jitter=38ps

圖 5- 7 具有 40ps 輸入時脈抖動的全數位鎖相迴路輸出眼圖

將雜訊再加大，使參考訊號時脈抖動增加到60ps，如圖 5-8 所示，而三個不同相位 注入參數的輸出眼圖，則如圖5-9 所示。

圖 5- 8 具有 60ps 輸入時脈抖動的參考訊號

β=1 jitter=79ps β=0 jitter=42ps

β=0.5 jitter=58ps

圖 5- 9 具有 60ps 輸入時脈抖動的全數位鎖相迴路輸出眼圖

我們將模擬得到的具有輸入雜訊的鎖相迴路時脈抖動整理為表格 5.3，並繪製成圖 5-10。由模擬我們得知當輸入端參考訊號具有雜訊時，完全相位注入(β=1)會將雜訊帶入 震盪器，此時迴路操作類似一個一階的延遲鎖定迴路系統(Delay locked loop)，對輸入端 雜訊的濾波效應降低，此時部分相位注入即可解決此問題，部分相位注入保有了鎖相迴 路過濾輸入端雜訊的能力，並且利用參考訊號相位注入來降低濾波器的相位雜訊，減少 時脈抖動。但當輸入參考訊號受到晶片內部傳輸干擾，導致雜訊過大，如我們模擬的輸 入端具有60ps 的時脈抖動，將參考訊號注入震盪器內反而造成更大的干擾，此時將系 統恢復為傳統鎖相迴路，增強對輸入雜訊的濾波能力，降低時脈抖動。我們設計出一個 可根據不同的外在環境來調整相位注入參數的全數位鎖相迴路，利用不同的相位注入 量，來得到最佳輸出效果。

表格 5. 3 HSPICE 模擬加入不同大小輸入雜訊之輸出時脈抖動(peak-to-peak jitter) Input jitter 20ps Input jitter 40ps Input jitter 60ps

β=1 31ps 49ps 79ps β=0.5 26ps 38ps 58ps β=0 32ps 41ps 42ps

圖 5- 10 全數位鎖相迴路輸出時脈抖動對照圖