動態原件匹配

在多位元三角積分調變器的電路設計中，數位類比轉換的回授電路(DAC feedback)是由回授電容與開關邏輯電路所組成。而在實際製程中，任何元件在製 作時必定會有誤差的產生，即使晶圓廠的製程技術已經非常精良，但誤差仍然存 在，導致元件間匹配的特性降低，因此，回授電路的線性度將被打折扣，而造成 最後的輸出訊號產生失真現象。而動態元件匹配(Dynamic Element Matching, DEM) 則是解決此問題的方法，其目的是將回授電路的每個元件均衡的使用，平均每個 元件的使用率，這有平均不匹配的誤差的效果。換言之，若系統中沒有使用動態 元件匹配的技術，將造成部份元件有較高使用率，而若此部份元件有較大的誤差 時，最後的輸出訊號則容易產生失真現象，將會對整個系統的效能產生較大影響。

3.8.1 資料權重平均

資料權重平均(Data Weighted Averaging, DWA)是最廣泛運用的動態元件匹 配。此方法的是將每個單位元件，依序的輪流被使用。圖3-18描繪了資料權重平 均的操作範例。

圖3-18 資料權重平均之操作範例

在圖3-18中，每一行代表著回授電容各個不同單位電容，每一列代表著輸入 資料亦即回授的大小。由圖中的範例可觀察得知，資料權重平均可以有效將各個 單位電容的平均使用，達到分散誤差的效果。圖3-19[22]提供了一個資料權重平 均電路的實現。

圖3-19 資料權重平均電路

3.8.2 時脈平均演算法

時脈平均演算法(Clocked Averaging Algorithm, CLA)是利用時脈訊號的變化 週期，將輸入訊號傳輸至輸出的路徑相互切換，達到平均地分散元件誤差的目 的。架構圖如圖3-20所描繪。

圖3-20 時脈平均演算法架構圖

與資料權重平均不同之處在於資料權重平均必須另外產生獨立的工作時 脈，且須配合其內部加法器與暫存器，而時脈平均演算法只需要利用系統時脈經 由D型正反器(D Flip-Flop)除頻後，再供各層的選擇器作為選擇訊號，電路架構圖 如圖3-21所描繪。

圖3-21 時脈平均演算法電路架構圖

時脈平均演算法電路架構是將量化器的輸出兩兩湊對，經由二輸入的選擇 器，由選擇訊號控制做兩兩交換的動作，並將輸出傳至下一層做輸入，其中選擇 訊號是將系統時脈訊號由D型正反器除頻產生，當作第一層的選擇信號，再將此 時脈由下一層除頻來產生所需的選擇信號。在時脈平均演算法架構中，為了達到 每個輸入訊號，皆有機會到達任何輸出，因此。電路架構有著三位元的架構必須 有三層的選擇器，而四位元的架構則必須有四層的選擇器。因此回授訊號只須經 過數個邏輯運算，所以時脈平均演算法電路架構只需要極短的延遲時間。