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第二章 文獻探討

2.1 田口法

2.1.3 品質損失函數

傳統上,品質特性掉落在規格範圍之內,品質是不會有任何損失; 若當品質 特性超出所制定的規格範圍之外,才會導致品質的固定損失,這樣的概念可用圖 表2-2說明[3]。於圖2-2中,y表示所要探討之商品品質特性,L(y)則是當品質特性 相對應的品質損失,M為目標值,當品質特性超過目標值一定數值時,就會產生 品質損失。所能容忍最大品質特性的值,稱為最大規格極限( upper spec limit, USL),

最大規格極限與目標值之差,此差表示為所能容忍品質特性之公差(tolerance),同 理當品質特性低到某一特定值就會導致品質損失,該特定值稱為最小規格極限 ( lower spec limit, LSL),另外A為當品質特性偏離目標值至USL或是LSL時所造成 的品質損失。

L(y) A

y LSL M USL

圖2-2 傳統設計公差之品質損失[3]。

假設考慮薄膜電晶體液晶顯示面板(Thin Film Transistor Liquid Crystal Display, TFT-LCD)之厚度要求之規格(Specification, Spec)為500μm60μm,其中目標值 為500μm,公差為60μm,則其USL=500+60=560μm,LSL=500-60=440μm,

F 窯燒程序 Type-2

G 長時含量 4%

H 黏土種類 K+G

所以當TFT-LCD厚度的設計界於560μm和440μm之間,其產品品質損失為零。

如果TFT-LCD厚度的設計超過560μm 或440μm時,品質損失就會產生。

田口玄一博士定義產品的品質是當商品偏離本直功能(intrincic function)對社

( ) 2 若將總損失除上商品總數目,則可得到平均質量損失(Average Mass Loss),如方 程式(2-5)所示: 於方程式(2.5)等號右邊中括號內的表示式為均方偏差(Mean Square Deviation, MSD),並且藉由一些代數的運算可得到方程式(2-6) 如下式:

2 2

雜訊比(Signal-to-Noise Ratio, SNR)這個想法理念是在電子系統中表示訊號 (signal)與雜訊(noise)的比例[6]。如果雜訊比越大則表示訊號強度相較雜訊越大,

譬如一工廠生產的物品的成本越低越好,像是生產機器設備,員工薪水等人事成 J. Bardeen、W.H- Brattrain 用鎵元素研究出點接觸電晶體(point-contact)[7]。第二 階段是 W. Shockley 研發出能同時利用電子與電洞載子導通運作的雙載子接面電 晶體(Bipolar junction transistor, BJT)[8]。高科技電路的技術發展經過些許時間的 醞釀至 60 年代,兩位科學家 D. Kahng 與 M. M. Atalla 發表了金氧半場效電晶體 [8],從此科技的進步就開始步入了一日千里的新紀元。由於該元件技術的發明與 不斷的研發應用,大幅度地改變人類生活的方式,像是智慧型手機(smart phone),

平板電腦(tablet)、電腦等 3C 電子產品當中必定用到的基本組成元件之一。

2.2.1 金氧半場效電晶體結構與運作原理

金 氧 半 場 效 電 晶 體 (Metal-Oxide-Semiconductor Field-Effect Transistor, MOSFET),其結構就如同名稱一樣,由金屬(Metal)、氧化層(Oxide)、半導體 (Semiconductor)三層結構所組成的。根據載子流動的通道型式可分成 N 型(N-Type) 與 P 型(N-Type),也就是如果通道的形成是由電子所組合而成的為 N 型; 如果通 道的形成是由電洞所組合而成的則為 P 型。依據閘極是否需要外加偏壓可分成增

強型(enhancement)場效電晶體及空乏式(depletion)場效電晶體,若需外加偏壓的是 增強式場效電晶體,本身並沒有導通通道;若無需外偏壓的為空乏式,本身就有導 通通道。這兩種都有其主要的目標特性,像是增強式需要在閘極上施加偏壓以啟 動作用,可稱常關型;然而空乏式閘極上不需要偏壓即可產生作用,稱為常開型。

這裡以 N 型增強型場效電晶體為例子來做結構組成上的說明,其構造如圖 2-6 所 示[9]。該型態之電晶體先選取摻雜三價元素的 P 型矽基板(P-Type Si Substrate),

再於上面沉積一層閘極氧化層(gate oxide),再透過離子佈值(ion implantation)的方 法於通道左右兩側上大量植入五價元素型成 N+型態的源極(source)與汲極(drain) 再透過離子佈值(ion implantation)於通道左右兩側上大量植入五價元素型成 N+型 的源極(source)與汲極(drain),此時介於該兩種結構之間的氧化層上方則為閘極 (gate),並且在源極、閘極、汲極、基板上鍍上一層電極。傳統上在製作氧化層的 材料為二氧化矽,閘極材料不是金屬就是多晶矽(poly-silicon), 然而隨著電晶體 尺寸的不斷縮小,這種結構面臨到了一些問題,對氧化層而言,有人提出採用高 介電係數(High-k)材料取代原先二氧化矽的結構,改善電晶體的性能。

圖 2-6 N 型增強式場效電晶體結構[9]。

電晶體的運作模式取決於閘極(VG)、源極(VS)、汲極(VD)、基極(VB)之間彼此 跨壓導通與否的組合,不同導通與否的組合,N 型場效電晶體會有截然相異的功

能展現。例如當考慮 N 型增強型電晶體,讓 VB與 VS接地,即 VB與 VS為零伏,

2.2.2 金氧半電容器結構與運作原理

金氧半電容器是由金屬-氧化層-半導體所堆疊而成的,其中因氧化層具有絕 緣的特性,故又可稱為金屬-絕緣體-半導體(Metal-Insulator-Semiconductor, MIS),

其架構與之前所提到的金氧半場效電晶體極為相似。於 1959 年 W. G. Pfann 等人 提出了兩種金氧半電容器種類[9],其中由上而下為金屬電極、氧化層、N 型矽基 板、金屬電極所建構出的電容器,成為近年來研究探討金氧半電容器在閘極氧化 層改良上的源頭,其結構在於最底端上金屬層形成一可雙向導通的歐姆接觸,如 圖 2-7 所示。

圖 2-7 金氧半電容器[10]。

金氧半電容器的運作是依據閘極端上所施加的電壓導致於半導體表面上感應 出電荷分佈的不同,有三種運作模式,即所謂的(1)聚積(accumulation)、(2)空乏 (depletion)、(3)反轉(inversion)。舉一 NMOS 電容器架構為例且其氧化層為理想來 說明[11]。

(1) 聚積(Accumulation)

當閘極電壓為負,氧化層與 P 型半導體基板界面處的邊緣價電帶接近 費米能接,此表示在 P 型半導體表面上是有電洞的累積,使得 P 型半導 體基板的有更明顯強烈的 P 型半導體特性。能帶圖觀念上, 可觀察到由

於 P 型半導體基板與氧化層之間的能障高度(barrier height)是不會改變的,

使得 P 型半導體表面的價電帶(valence band)與導電帶(conduction band)順 勢往上彎曲,半導體的費米能階(Fermi level)始終都是維持一水平線常數

Qs Qm Qm

Qn qNAW Qn qNAW (a) (b) (c)

圖 2-8 N 型金氧半電容器能帶圖及其相對應的分佈電荷: (a)聚集(accumulation) (b) 空乏(depletion) (c)反轉(inversion)[11]。

圖 2-9 金氧半電容器高低頻 C-V[11]。

2.2.3 金氧半電容器非理想閘極氧化層

以上三種金氧半電容器的操作狀態,氧化層內部結構都是被視為理想化的。

然而製作元件時,不論是在沉積氧化製程時之氧化均勻度不一、疊堆材料彼此之

間物理性或化學性上的不相稱(unmatched)及其他製程上的污染源,常常都會使得 一些不甚理想的電荷效應發生在氧化層上。一般稱這種不理想的效應為氧化層阱 陷缺陷或是氧化層捕陷電荷。在一般電晶體氧化層的捕陷電荷可分成四種類型 [12]: (1)介面捕陷電荷、(2)固定氧化層電荷、(3)氧化層捕陷電荷、(4)移動離子電 荷,以下針對這四種非理想氧化層效應做介紹。

(1) 介面捕陷電荷(interface trapped charge)

存在於矽基板與上方 SiOX層介面處,如圖 2-10。產生的可能來源有幾種,

(2) 固定氧化層電荷(fixed oxide charge)

固定氧化層電荷主要存在於矽與二氧化矽的介面處,也就是在 SiOX 內部, 方法即為笛爾三角型(Deal Triangle)[13],該實驗是使用 111 晶向之矽半導 體基板,其結果如圖 2-11。

圖 2-10 氧化層非理想效應 [12]。

.

圖 2-11 笛爾三角型[13]。

(3) 氧化層陷阱電荷(oxide trapped charge)

氧化層陷阱電荷的產生是因為氧化層製程上的瑕疵所產生的缺陷,可能存 在的地方於氧化層內的任何位置,其電荷自身是不帶電,但會因為捕獲到 的電荷差異,而可能帶正電或是負電。可利用熱退火及氧化溫度的調控達 到減少氧化層陷阱電荷。

(4) 移動離子電荷(mobile ionic charge)

移動離子電荷的成因是在半導體製程所處在的環境中,普遍存在著像是

Na+、K+ 等鹼金屬離子,這類的離子於氧化層內具有相當高的移動力, 所 析度穿透式顯微鏡(high-resolution transmission electron microscope)的方式而得知。

於 1999 年,有研究人員利用此方式拍攝金氧半電晶體的側面結構圖[14],根據此

1975 年,將積體電路電晶體密度的提升所經歷的時間修改為十八個月,也就是當 的縮短,當微縮至1m時,會開始產生短通道效應(short channel effects)使著臨界 電壓的降低,不僅如此,其他的不理想效應也會陸續出現,像是速度飽和(velocity 穿隧(direct tunneling)、(2)蕭基發射(Schottky emission)、(3)傅勒-諾德翰穿隧 (Fowler-Nordheim tunneling)、(4)普爾-夫倫克爾發射(Poole-Frenke emission)。

(1)直接穿隧(direct tunneling)

當考慮一傳統金氧半電容器之氧化層過薄時,就會產生直接穿隧的效應[18],

並以指數型式增加,可由方程式(2-13)來描述[19]:

下(2-14)[20][21]及圖2-13表示載子因溫度高而被給予大於qB的能量跨越過氧化 層所產生的漏電流。

圖2-13蕭基發射能帶圖[11]。

圖2-14 傅勒-諾德翰穿隧漏電流能帶圖[11]。

圖2-15 普爾-夫倫克爾漏電流機能帶圖[11]。

除此之外,還有其他類型的漏電流機制及其電流的數學表示式如表2-12所示 [11]。

表2-8: 其他類型之漏電流型式與其電流數學表示式[11]

2-3 高介電係數金氧半電容器

隨者元件尺寸的不斷微縮,閘極氧化層厚度變得更薄,造成漏電流以直接穿 隧的指數型式增加,使得電子元件的穩定性受到相當大的衝擊,同時汲極輸出電 流與氧化層電容器的電容值有著正相關的關係,因此就有研究人員提出了利用高 介電係數材料所製作的閘極氧化層取代傳統二氧化矽閘極氧化層,一則可適度增 加其物理厚度利於降低直接穿隧的漏電流,二則可增加電容值使得汲極電流提高,

強化元件運作速度,因此針對使用高介電係數材料所製作的金氧半電容器相關的 Oxide Thickness, EOT),其公式如下所示(2-18)[23]:

0 S 22

圖2-16 多種高介電係數與能隙分佈圖[25]。

圖2-17 多種高介電係數與矽的能障比較[25]。

以下針對被視為最有發展潛力的高介電係數材料,鋯(Zr)與Hf(鉿)為建構基礎 做介紹。

二氧化鋯(ZrO2),根據文獻有許多的優點,除了像是較高的介電常數,25左 右,較大的能隙,5.16~7.8eV[26][27]和高的崩潰電場強度,大於28-30 MV/cm[28],

然而很純的ZrO2結晶溫度僅有500℃,也就是當以該結構所製備薄膜電容器,置 於溫度超過500℃的退火溫度環境時,會產生結晶使得漏電流會增加[29][30],並

且其界面層性質不佳[31][32],如果能加以改善結晶溫度過低之缺點,是被視為非 常有可能取代傳統以二氧化矽為主的氧化層結構。於2011年Yung-Hsien Wu、

Lun-Lun Chen、Wei-Chia Chen、Chia-Chun Lin、Min-Lin Wu及Jia-Rong Wu研究 人員針對N型MOS(Medal Oxiside Semiconduct)藉由沉積二氧化鋯-鍺-二氧化鋯 (ZrO2-Ge-ZrO2)薄膜並執行600℃退火(annealing)不僅可得到36.2的高介電系數的 穩態鍺-四方ZrO2(Ge-stablized tetragonal ZrO2 ),還能得到可靠地控制鍺含量的 (interfacial layer),接者利用電子束蒸鍍機(eletron beam evaporation)沉積厚度分別 為4 nm/1 nm/4 nm的二氧化鋯-鍺-二氧化鋯的薄膜。為了探討熱製程對介電常特性 的影響,在通有N2的環境下, 執行三十秒600℃的快入熱退火,之後再另外通NH3

電漿或是氮氣在500℃的狀況下,研究元件的鈍化效應。最後藉400℃直流濺鍍(DC sputter) 沉 積 Ta/TaN 雙 層 金 屬 , 再 用 超 過 400 ℃ 執 行 鐵 化 退 火 (metallization annealing)在MOS元件上鍍上電極。

最後結果首先透過XRD頻譜儀(X-Ray Diffraction spectrum)分析有無RTA之

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