四倍取樣電路之想法與設計

傳統的雙取樣技術已經應用的相當廣泛，時序上經常以相位差 180 度的方式 來設計，達到交錯取樣的想法，如圖 4-2 為雙取樣三角積分調變器的基本電路圖 [21]-[23]。當T 為高準位時，第一路徑會對訊號進行採樣，此時第二路徑正在對 上一時脈取樣到的訊號進行處理，反之，當S為高準位時，第一路徑與第二路徑 互換動作。達到在一個週期內分別取樣與處理兩筆輸入訊號，即為雙取樣技術。

Cf

Vout CS

S

S

T

T

CS

_T

T

S

_S Vin

S T S T

First path

Second path

圖 4-2 雙取樣三角積分調變器基本電路圖

若在不增加取樣頻率以及量化器位元數下，為了提升三角積分調變器的解析 度，可以使用到前節所提到的時序交錯架構式類比數位轉換器，如圖 4-3 所繪，

此為本論文的原始架構圖。利用兩組雙取樣的三角積分調變器組成整體系統，其 整體電路擁有四條路徑進行訊號取樣，以時序交錯的方式，將1和3視為一組，

2和4為一組，分別饋入至兩個積分器及量化器，最後量化後的數位訊號經由多 工器選擇輸出。此架構兩個積分器在任何時間點都在進行積分，充分使用運算放 大器的工作週期，而多工器也以四倍的取樣頻率輸出數位訊號。

圖 4-3 四倍取樣三角積分調變器原始架構圖

而由前言所訴，時序交錯式類比數位轉換器雖然可以並聯多級藉以提升整體

系統的性能，但電路元件個數會隨著並聯的級數上升而增加，這種解析度上升伴 隨著電路面積增加的方式是設計者所不樂見的。一個新的想法在本篇論文被提了 出來，倘若可以利用多路徑取樣的想法來提升解析度，但所使用的轉換器只使用 到一個，相對於時序交錯架構的轉換器可以大大減少電路面積的消耗，亦能保持 轉換器的解析度。如圖 4-4 即為本論文所提出的三角積分調變器架構圖，取樣電 路設計成四條路徑的取樣架構，傳統上四條路徑取樣應有四個積分器分別對訊號 進行處理，而本論文將設計使用單一積分器來完成四個相位的積分器，透過時序 上的安排使每一路徑進行取樣及積分回授，將達到四倍取樣的效果。

 

 

V

Vout

4

1

₂

₃

4

One Integrator

圖 4-4 多路徑與單一積分器三角積分調變器架構圖

在本篇論文在不增加系統時脈的前提下，提出利用如圖 4-4 多路徑與單一積 分器的架構來實現四倍取樣之二階三位元三角積分調變器。藉由多路徑取樣使取 樣頻率上升，實現高解析度的三角積分調變器，且使用單一積分器完成多路徑的 積分動作，大量減少元件使用的消耗。

4.2.1 四倍取樣電路操作原理

四倍取樣電路原理如同前節所述之雙取樣架構，在取樣電路上使用四條路徑 的取樣電路對訊號進行取樣，如圖 4-5 所繪。圖中所附的時序圖即為在四倍取樣 架構中分別用來控制開關的時脈，每條路徑的取樣時脈相位差 90 度，有別於雙 取樣架構的兩相位相差 180 度。可以理解的，若每一路徑皆輸相同的頻率取樣，

整合後的輸出訊號可以等效得到單路徑四倍頻率取樣的效果，且每一路的類比數 位轉換器所需要處裡的速度因此變為原來的四分之一，其中的元件頻寬要求將可 大大的降低，減輕設計的負擔和難度。









V



V



V



V



V

圖 4-5 四倍取樣電路圖

當輸入一個 7.1875 kHz 的弦波信號，時脈頻率為 2.56 MHz 時，四路徑整合 後的輸出頻譜如圖 4-6 所示。為了做一個比較，將單一取樣保持電路的黑色頻譜 也放入，且與四組取樣保持電路的紅色頻譜重疊。可以發現，此電路的四個時脈 在取樣時，並沒有相位是否重疊的問題，所得的頻譜比單一取樣保持電路還好。

取樣電路並沒有額外改變，僅時脈頻率相位依序相差 90 度，即可提高取樣率，其 主要原因是由於超取樣率的上升，大大降低整體雜訊地板的功率，並以 25 kHz 的 頻寬計算，所獲得的信訊雜訊比為 123.68 dB。

One Path

Four Path

圖 4-6 四路徑整合後的輸出頻譜圖與單一路徑輸出頻譜圖