應用於音頻系統之四倍取樣二階三角積分調變器設計與實現

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(1)國立臺灣師範大學電機工程學系碩士論文指導教授：郭建宏博士應用於音頻系統之四倍取樣二階三角積分調變器設計與實現 Design and Implementation of a Quad-Sampling Second-Order DeltaSigma Modulator for Audio Applications. 研究生：曾煒崴撰中華民國 106 年 01 月.

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(3) 應用於音頻系統之四倍取樣二階三角積分調變器設計與實現. 學生：曾煒崴. 指導教授：郭建宏. 國立臺灣師範大學電機工程學系碩士班. 摘. 要. 近年來，因科技的快速發展，及人民生活水準提升。可攜式電子設備在其強調便利且功能完善下，深受社會大眾的廣大的需求。拜現今製成的進步，目前可攜式電子產品發展特色逐漸朝向輕薄短小，晶片系統積體電路的研發成果也功不可沒，其目的於縮小晶片面積、節省功率消耗、降低晶片製作成本、並有效提升整體系統效率等，而在消費者對產品的需求下，屬三角積分調變器的高解析度及對非理想效應性的不敏感等特點，已在儀器、音頻與通信上應用的相當廣泛。本篇論文中，提出一個四倍取樣的三角積分調變器。在此架構中，使用四條路徑的取樣電路分別對訊號取樣，藉以提升整體系統的取樣頻率。且在積分時脈當中以創新重疊積分時脈想法來實現此電路。三角積分調變器不僅可以大幅提升類比數位信號的解析度，還達到降低功率消耗的目的。在 TSMC 0.18 m 1P6M 標準 CMOS 製程下，供應電壓為 1.8 V，系統頻寬為 20 kHz，等效的取樣頻率為 10 MHz，所得到的訊號雜訊比為 71.37 dB，總消耗功率為 2.61 mW，整體面積大小為 1.45*2.46 mm2。. 關鍵字：時序交錯、四倍取樣、多位元三角積分調變器，類比數位轉換器. i.

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(5) Design and Implementation of a Quad-Sampling Second-Order Delta-Sigma Modulator for Audio Applications. Student：Wei-Wei Tseng. Advisors：Dr. Chien-Hung Kuo. Department of Electrical Engineering Nation Taiwan Normal University. ABSTRACT In recent years, due to the rapid development of science and technology, and people's living standards. Portable electronic equipment in its emphasis on convenience and functional improvement, by the community's vast needs. Thanks to the progress of today's development, the current characteristics of portable electronic products gradually toward the light and thin, chip system integrated circuit research and development results also contributed to its purpose to reduce the chip area, saving power consumption, reduce wafer production costs, and Effectively enhance the overall system efficiency, and in the consumer demand for products, is a triangular integral modulator high resolution and non-ideal effect of insensitive and other characteristics, has been in the instrument, audio and communication applications rather widely.. I. n this paper, we propose a Quadruple Sampling Delta-Sigma Modulator. In this. architecture, the four-path is used to sample the signal, thereby increasing the sampling frequency of the overall system. And make the integration clock overlapping overlapped iii.

(6) with each other. Delta-Sigma Modulator can not only greatly enhance the analog digital signal resolution, but also to reduce the power consumption of the purpose. In the TSMC 0.18 m 1P6M standard CMOS process, the supply voltage is 1.8 V, the system bandwidth of 20 kHz, the equivalent sampling frequency of 10 MHz, the resulting signal to noise ratio of 71.37 dB, the total power consumption of 2.61 mW , The overall area size is 1.45 * 2.46 mm2.. Keywords: Time-Interleaved, Quadruple-Sampling, Multibit Delta-Sigma Modulator, Analog-to-Digital Converter. iv.

(7) 致. 謝. 學生的身份即將告別，在師大六年多的生活中有著許多愉悅與艱辛的日子，其中擁有您們這些貴人的相助與陪伴，研究之路走至現在來看也相當順利。首先感謝含辛茹苦指導我的郭建宏博士，老師在研究上的提點總是偏僻入裡，帶給我許多在研究上專業的知識。除研究外也教導我做人處事的道理，對待事情的態度總以仔細且客觀的角度，讓我研究得以順利前行，獲益良多。另外，學生也要感謝黃育賢教授與陳建中教授撥空擔任我的口試委員，提供學生更多建議來開拓學生在專業上的視野，令學生更加順利的走完研究的最後一哩路。也謝謝臺大電子所劉深淵教授提供實驗室資源與我分享，使學生在量測得以順利進行，在此也感謝且敬佩臺大電子所謝正恩學長，在研究生涯給予我許多協助，完成許多研究的探討，建立許多實驗室的資源，且於量測時在側陪伴我，分享我更多量測與研究上的考量，不僅使我學習更多也使量測有更好的進展。. 在混合信號積體電路實驗室中，人去人來下看見實驗室的成長茁壯，其中若是沒有許多人的幫忙，至今實驗室與我也不會有如此成就。除上述提到的謝正恩學長外，許多畢業的學長也給我相當多的幫助，感謝馬瑜傑學長提供我許多實驗室大小相關的建議與鼓勵，依稀記得剛進實驗室教導我的樣子。感謝張欽德學長引領我走進混合信號積體電路實驗室，並培養我做研究與報告應有的態度，及協助老師帶實驗室成長的方法，且時常回來探訪學弟妹並且和樂的與我們探討時事。感謝楊秉羲學長伴隨我研究生前半段時日，在電路上給我諸多想法，並且帶給我許多樂子。感謝臺大同儕陳俊忠給予我許多歡樂與協助。感謝無線射頻實驗室的黃望龍學長、劉家凱學長、郭胤廷學長，積體電路可靠度實驗室的邱彥璉學長於研究所以及程鈺淳學長、黃元杰學長在研究所中給予幫助。在研究生涯中不得不感謝同儕邱宣策、林聖淇，在初進實驗室時一同分擔實 v.

(8) 驗室的大小雜務，並且在艱辛的路程上一起邁進成長，在悠閒的日子中一起玩樂作夢。也幸運有林沂樺、林偉良兩位過動兒學弟的幫忙，才使研究順利展開。爾後加入的王開、賴彥伯、洪聖瑋更為實驗室添加許多生力軍，帶給實驗室更多風采，從教導你們到與你們討論教學相長下，使實驗室更加茁壯發展。也感謝劉鈺傑、羅子鈞、林芳銘、蔡承洋、謝仲凱、詹明軒、彭馨儀等多位學弟妹在實驗室分擔大小事務，雖然總帶給我許多問號，卻也歡喜笑過。且感謝研究所同儕許敬易、李冠儀、黃绢容與研究所學弟林佳龍、林武璇、鄭怡建、林煜哲、黃國倫。感謝系辦助教三巨頭：鄭琇文助教、蘇婷節助教、葉佳安助教，從大學至今協助我完成學習路程，在生活中提供我大大小小的建議與注意事項，並給予我平常研究所生活中不同的想法。感謝三位伴隨電機系的成長，使系所更加團結壯大，令我以臺師大電機系為榮。. 除研究生活外，平時伴隨我成長的許多朋友，使我生活不再沉悶，令我有充分的動力與精神面對研究。最感謝莫過於我最尊敬的謝維揚學長，從大學至今不僅時常伴隨我左右，喜怒哀樂的日子也一同渡過，時至今日也不停的開示我如何在社會生存，令我深深感動。另外也感謝黃士桓學長時常帶給我許多歡樂，總以笑容面對所有的事情，帶給我許正面的態度，也感謝諸位學長：賴思聰、張維哲、楊道宇、林孟霆、程翊盛等人給我許多歡樂與鼓勵。由衷感謝我從大學至今最交好的同儕劉暐辰，與我共患難走過這六年的師大之旅，看見許多社會的角落，在不同的角度探討許多議題，令我獲益良多，益友損友一併擔任，此生得一即可。感謝章家瑜與張芷瑄時常回來師大與我作伴談天。感謝蔡宛彤學妹給予我許多面試上的建議，在大學生活中也一同歡樂。感謝魏玲琄學妹在許多日子上的幫忙與協助，並給予我許多歡樂。感謝碩一伴我渡過無數夜晚的雲和之家：邱乙軒、許恆偉、邱鈺凱、呂宗哲、張心禹、王敬文、廖柏誠、郭星皓、蕭群逸、鍾珉哲、何紹偉、李志恩、岳軒宇、賴玉宣、楊采玲等人。感謝我多年的好友：紀俊毅、林柏亨、游煥程等人 vi.

(9) 在我歸鄉時總是與我作樂，讓我回到家鄉時有如以往。感謝中友會夥伴：廖昶伃、莊佩璇、呂自婷、盧盈蓉、黃仕華、張晉華、吳奇軒、林政言以及大家長王冠儒等人。感謝你們在師大六年中的陪伴，實現中友會的目標，一路走來令我們這些中部遊子有個家一般的所在。. 最後要感謝我最重要的家人，父親曾國亮、母親林秀緞、姐姐曾靜瑜、哥哥曾韋晟、姊夫劉旭哲等親朋好友。感謝父母親的養育之恩，在各個方面無似的奉獻於我，使我有今日的成就且順利完成碩士學位。最後要感謝我的女友廖昶伃，在無數的日子裡包容我的任性與固執，在我忙碌的日子裡默默地守候在我身邊，在我滿嘴苦水時側耳傾聽我，在我無助時給予我許多鼓勵及建議，就算時至今日一千八百多天的日子裡偶有爭吵與不和，都讓我感到無比榮幸有妳真好。. 感謝所有貴人的幫助，祝福你們平安喜樂。. 曾煒崴 2017.02.21 NTNU MSIC LAB515. vii.

(10) viii.

(11) 目摘. 錄. 要 ......................................................................................................................... i. ABSTRACT .................................................................................................................. iii 致. 謝 .........................................................................................................................v. 目. 錄 ....................................................................................................................... ix. 圖目錄 ..................................................................................................................... xiii 表目錄 .................................................................................................................... xvii 第一章. 緒論 ...............................................................................................................1. 1.1. 研究動機與背景 ...........................................................................................1. 1.2. 積體電路設計流程 .......................................................................................2. 1.3. 類比數位轉換器之應用與比較...................................................................2. 1.4. 論文大綱與概要 ...........................................................................................3. 第二章. 三角積分調變器概論之效能指標與架構比較...........................................5. 2.1. 前言 ...............................................................................................................5. 2.2. 效能指標 .......................................................................................................6. 2.3. 2.4. 2.2.1. 訊號雜訊比........................................................................................6. 2.2.2. 訊號雜訊失真比................................................................................7. 2.2.3. 動態範圍 ............................................................................................7. 2.2.4. 無雜波干擾之動態範圍....................................................................8. 2.2.5. 解析度 ................................................................................................8. 量化器與量化誤差 .......................................................................................9 2.3.1. 單位元量化器....................................................................................9. 2.3.2. 多位元量化器..................................................................................10. 2.3.3. 量化誤差 ..........................................................................................14. 超取樣 .........................................................................................................16 ix.

(12) 2.5. 雜訊移頻 .....................................................................................................18 2.5.1. 一階雜訊移頻..................................................................................19. 2.5.2. 二階雜訊移頻..................................................................................23. 2.5.3. 高階雜訊移頻..................................................................................26. 2.6. 章節結論 .....................................................................................................30. 第三章. 四倍取樣之三角積分調變器的基本電路元件設計 ................................31. 3.1. 前言 .............................................................................................................31. 3.2. 交換電容式電路 .........................................................................................31. 3.3. 3.4. 3.2.1. 離散時間反向積分器......................................................................31. 3.2.2. 離散時間非反向積分器..................................................................33. 開關 .............................................................................................................35 3.3.1. NMOS 與 PMOS 開關 ....................................................................36. 3.3.2. 傳輸閘開關......................................................................................37. 3.3.3. 時脈增強開關電路..........................................................................39. 3.3.4. 靴帶式開關......................................................................................40. 運算放大器 .................................................................................................43 3.4.1. 運算放大器推導..............................................................................43. 3.5. 共模準位回授電路 .....................................................................................45. 3.6. 偏壓電路 .....................................................................................................45. 3.7. 多位元量化器 .............................................................................................46. 3.8. 比較器電路 .................................................................................................47. 3.9. 時脈產生器 .................................................................................................48. 3.10. 章節結論 .................................................................................................48. 第四章. 應用於音頻系統之四倍取樣二階三位元三角積分調變器設計與實現 49. 4.1. 前言 .............................................................................................................49. 4.2. 四倍取樣電路之想法與設計 .....................................................................50 x.

(13) 4.2.1 4.3. 4.4. 4.5. 4.6. 四倍取樣電路操作原理..................................................................52. 四倍取樣二階三位元三角積分調變器等校線性 MATLAB 模擬 ..........54 4.3.1. 四倍取樣二階三位元三角積分調變器線性架構 .........................54. 4.3.2. 等效線性架構 MATLAB 模擬結果 ...............................................55. 電路非理想效應 .........................................................................................57 4.4.1. 熱雜訊 ..............................................................................................57. 4.4.2. 時脈抖動 ..........................................................................................60. 4.4.3. 運算放大器之有限增益..................................................................61. 4.4.4. 運算放大器之閉迴路負載電容 .....................................................62. 4.4.5. 運算放大器之有限單增益頻寬、迴轉率與最小電流 .................64. 重疊積分時脈技術之想法與設計.............................................................68 4.5.1. 重疊積分時脈設計與操作想法 .....................................................70. 4.5.2. 重疊時脈積分器與回授電路實現 .................................................73. 四倍取樣二階三位元三角積分調變器設計與電路實現 ........................74 4.6.1. 運算放大器之設計..........................................................................76. 4.6.2. 三角積分調變器模擬結果 .............................................................77. 4.7. 電路佈局與實現 .........................................................................................79. 4.8. 封裝與鎊線效應 .........................................................................................80. 4.9. 晶片量測與實驗結果 .................................................................................81. 4.10 第五章. 4.9.1. 輸入訊號與終端電路......................................................................82. 4.9.2. 供應電壓源電路的產生─高電位 .................................................83. 4.9.3. 供應電壓源電路的產生─低電位 .................................................84. 4.9.4. 濾波槽電路......................................................................................84. 4.9.5. 量測結果 ..........................................................................................85. 章節結論 .................................................................................................89 總結與未來展望 .........................................................................................91 xi.

(14) 5.1. 總結 .............................................................................................................91. 5.2. 未來展望 .....................................................................................................92. 參考文獻 .................................................................................................................93 作者簡歷 .................................................................................................................95 學術成就 .................................................................................................................95. xii.

(15) 圖目錄圖 2-1. 使用奈奎斯特取樣率之類比數位轉換器 ................................................... 4. 圖 2-2. 使用超取樣技術之類比數位轉換器 ........................................................... 5. 圖 2-3. 動態範圍圖 ................................................................................................... 7. 圖 2-4. 單位元量化器 ............................................................................................... 8. 圖 2-5. 非理想的單位元量化器轉換曲線 ............................................................... 9. 圖 2-6. Mid-Rise 量化器 ........................................................................................ 10. 圖 2-7. Mid-Thread 量化器 ................................................................................... 11. 圖 2-8. 非理想之 Mid-Thread 量化器轉換曲線 .....................................................12. 圖 2-9. 量化雜訊機率密度函數圖 ......................................................................... 13. 圖 2-10. 量化雜訊線性模型 ................................................................................... 15. 圖 2-11. 奈奎斯特與超取樣之雜訊分布 ............................................................... 15. 圖 2-12. 超取樣率的三角積分調變器系統架構圖 .................................................17. 圖 2-13. 三角積分調變器的(a)架構圖與(b)線性模型圖...................................... 18. 圖 2-14. 一階三角積分調變器 ............................................................................... 19. 圖 2-15. 一階雜訊移頻能量分部圖 ....................................................................... 21. 圖 2-16. 分散式回授串聯架構之等校模型 ........................................................... 23. 圖 2-17. 一階與二階雜訊移頻能量分部圖 .............................................................24. 圖 2-18. 分散式前饋串聯積分器架構之等校模型 ............................................... 25. 圖 2-19. 超取樣率與訊號雜訊比之關係圖 ........................................................... 27. 圖 2-20. 單迴路之差補型架構 ............................................................................... 28. 圖 2-21. 單迴路之改良差補型架構 ....................................................................... 28. 圖 2-22. 多重迴路架構 ........................................................................................... 29. 圖 3-1. 離散時間反向積分器 ................................................................................. 32. 圖 3-2. 離散時間反向積分器工作於2 時 ............................................................. 32 xiii.

(16) 圖 3-3. 離散時間反向積分器工作於1 時 ............................................................. 33. 圖 3-4. 離散時間非反向積分器 ............................................................................. 34. 圖 3-5. 離散時間非反向積分器工作於2 時 ...........................................................34. 圖 3-6. 離散時間非反向積分器工作於1 時 ......................................................... 35. 圖 3-7. (a)NMOS 開關與(b)PMOS 開關 ............................................................... 36. 圖 3-8. (a)NMOS 開關的轉移曲線與(b)PMOS 開關的轉移曲線 .........................36. 圖 3-9. NMOS 開關與 PMOS 開關輸入訊號與轉導值關係曲線圖 .....................37. 圖 3-10. (a)傳輸閘開關與(b)轉移曲線.................................................................. 38. 圖 3-11. (a)傳輸閘開關與(b)轉移曲線 .................................................................. 38. 圖 3-12. 時脈增強開關電路 ................................................................................... 39. 圖 3-13. 靴帶式開關概念圖 ................................................................................... 40. 圖 3-14. 靴帶式開關電路 ....................................................................................... 42. 圖 3-15. 靴帶式開關電路暫態模擬圖 ................................................................... 42. 圖 3-16. Class-AB 運算放大器 .............................................................................. 43. 圖 3-17. 共模準位回授電路 ................................................................................... 45. 圖 3-18. 偏壓電路 ................................................................................................... 45. 圖 3-19. 快閃式類比數位轉換電路 .........................................................................46. 圖 3-20. 時脈比較器電路 ....................................................................................... 47. 圖 3-21. SR-Latch 閂鎖電路 .................................................................................. 48. 圖 3-22. 時脈產生器 ............................................................................................... 48. 圖 4-1. 時序交錯式類比數位轉換器架構圖 ......................................................... 50. 圖 4-2. 雙取樣三角積分調變器基本電路圖 ......................................................... 51. 圖 4-3. 四倍取樣三角積分調變器原始架構圖 ..................................................... 51. 圖 4-4. 多路徑與單一積分器三角積分調變器架構圖 ......................................... 52. 圖 4-5. 四倍取樣電路圖 ...........................................................................................53. 圖 4-6. 四路徑整合後的輸出頻譜圖與單一路徑輸出頻譜圖 ...............................54 xiv.

(17) 圖 4-7. 四倍取樣二階三位元三角積分調變器線性架構圖 ...................................55. 圖 4-8. 四倍取樣二階三位元三角積分調變器線性架構圖模擬圖 .......................56. 圖 4-9. 動態範圍模擬圖 ......................................................................................... 57. 圖 4-10. 熱雜訊存於取樣電路示意圖 ................................................................... 58. 圖 4-11. 取樣電容與動態範圍關係圖 ................................................................... 59. 圖 4-12. 時脈抖動示意圖 ....................................................................................... 60. 圖 4-13. 積分器的有限增益電路 ........................................................................... 61. 圖 4-14. 運算放大器有限增益與訊號雜訊失真比之關係圖 .................................62. 圖 4-15. 積分器的等效負載電容 ........................................................................... 63. 圖 4-16. 開迴路與閉迴路極點頻率關係圖 ........................................................... 64. 圖 4-17. 輸出訊號於積分相位的穩定情形 ........................................................... 65. 圖 4-18. 雙取樣架構運算放大器輸出暫態圖 ....................................................... 69. 圖 4-19. 四相位積分器架構圖 ............................................................................... 69. 圖 4-20. 四倍取樣三角積分調變器控制時序 .........................................................70. 圖 4-21. 重疊積分時脈三角積分調變器控制時序 ............................................... 70. 圖 4-22. 重疊積分時脈下積分器輸出暫態圖 ....................................................... 71. 圖 4-23. 弦波輸入訊號 ........................................................................................... 71. 圖 4-24. 重疊積分時脈技術之四倍取樣三角積分調變器架構圖 .........................74. 圖 4-25. 重疊積分時脈技術之四倍取樣三角積分調變器 ................................... 75. 圖 4-26. 第一級運算放大器之交流分析圖 ........................................................... 77. 圖 4-27. 第二級運算放大器之交流分析圖 ........................................................... 77. 圖 4-28. 輸出訊號合成數位訊號 ........................................................................... 78. 圖 4-29. 四倍取樣三角積分調變器輸出功率頻譜圖 ........................................... 78. 圖 4-30. 電路佈局圖 ............................................................................................... 79. 圖 4-31. 封裝後的非理想效應 ............................................................................... 81. 圖 4-32. 量測非理想效應之等效電路 ................................................................... 81 xv.

(18) 圖 4-33. 量測環境圖 ............................................................................................... 82. 圖 4-34. 輸入終端電路 .............................................................................................83. 圖 4-35. TPS73101 電壓調節電路 ......................................................................... 83. 圖 4-36. OP27 調節電壓電路 ................................................................................. 84. 圖 4-37. 濾波槽電路 ............................................................................................... 84. 圖 4-38. 實際量測環境圖 ....................................................................................... 85. 圖 4-39. 晶片顯微照相圖 ....................................................................................... 85. 圖 4-40. 印刷電路板-母板 .......................................................................................86. 圖 4-41. 印刷電路板-公板 .......................................................................................86. 圖 4-42. 輸入之類比差動訊號 ............................................................................... 87. 圖 4-43. 輸出之數位訊號 ....................................................................................... 87. 圖 4-44. 晶片量測輸出頻譜圖 ............................................................................... 88. 圖 4-45. 晶片量測動態範圍圖 ............................................................................... 88. 圖 4-45. 晶片量測不同輸入頻率對應之訊號雜訊失真比曲線圖....................... 89. xvi.

(19) 表目錄表 1-1. 各類比轉換器性能比較表 ........................................................................... 3. 表 4-1. MATLAB 規格表 ....................................................................................... 56. 表 4-2. 運算放大器預計規格表 ............................................................................. 76. 表 4-3. 運算放大器輸出表 ..................................................................................... 76. 表 4-3. 運算放大器輸出表 ..................................................................................... 76. 表 4-4. 三角積分調變器性能總結表 ..................................................................... 79. 表 4-5. 晶片腳位配置表 ......................................................................................... 80. 表 4-6. 三角積分調變器性能總表 ......................................................................... 89. 表 5-1. 效能比較表 ................................................................................................. 90. xvii.

(20) xviii.

(21) 第一章. 緒論. 1.1 研究動機與背景近年來，因科技的快速發展，及人民生活水準提升。可攜式電子設備在其強調便利且功能完善下，深受社會大眾的廣大的需求。目前可攜式電子產品發展特色逐漸朝向輕薄短小，晶片系統積體電路的發展功不可沒，其目的於縮小晶片面積、節省功率消耗、降低晶片製作成本、並有效提升整體系統效率等，而在這強調數位化的時代下，低功率的數位類比轉換器(Analog-to-Digital Converter, ADC) 也越顯重要。在實現上，類比數位轉換器有許多架構可以來完成，例如快閃式類比數位轉換器(Flash ADC)、漸進式轉換器(Successive-approximation ADC)、管線式轉換器(Pipeline ADC)等，各有其優劣性。但如要以低功率高效能為目標，在眾多類比數位類比轉換器中，最屬三角積分調變器(Delta-Sigma Modulator)對類比電路元件的非理想特性較不敏感[1]。這些特性包含運算放大器的增益、元件之間的不匹配等。而且這些特性所造成的影響對於低功率電路而言甚為重要，所以三角積分調變器這項技術基本上非常適合用來實現高準確度、高解析度、及窄頻要求的類比數位轉換器，例如儀器、音頻及通信上的應用。本論文希望利用三角積分調變器的這些特質，讓所使用的類比元件規格得以降低，藉以減少功率消耗的需求。高速取樣與解析度一直存在著取捨關係，也是類比數位轉換器一直想要突破的目標。雖然隨著製程的進步，這兩者的性能也相對地微微提升，但實質效益並不大，倒是成本因先進製程而大幅增加。因此，在一定解析度的要求下，使用舊有的製程，設計並發展出新的電路技術，提高類比數位電路的操作頻率便成為一項有趣且值得投入的研究方向。而目前欲提高解析度的三角積分調變器普遍是以增加階數或增加取樣頻率的 -1-.

(22) 方式來改進，但前者不僅增加消耗功率且穩定度也是其一問題，後者則是增加了運算放大器設計上的功率消耗，及後級降頻濾波器的設計成本。因此本論文的研究在不提高時脈頻率，不增加運算放大器功率的要求下，提出新式實現三角積分調變器的電路，來完成低功率高解析類比數位轉換器的研究目標。. 本論文針對三角積分調變器在 20HZ 至 20kHZ 的音頻應用範圍做探討，並且使用 TSMC 180nm 1P6M 標準 CMOS 製程實現本論文所提出的架構。. 1.2 積體電路設計流程類比積體電路在設計上有一套基本流程，在設計之初必須了解研究目標以及應用方向，其次是閱讀及探討相關文獻，找出合適架構並擬定規格，藉由 MATLAB 軟體進行線性架構的模擬，接著使用 Cadence 銜接電路並配合使用 Hspice 模擬與設計，在此階段稱作 Pre-Simulation。再來利用 Virtuoso 將設計完成的電路進行佈局且經由 Calibre 驗證與 Hspice 模擬佈局後電路特性，此階段則稱作 PostSimulation。佈局後透過國家晶片系統設計中心向台灣積體電路公司申請製作與封裝，再使用 EAGLE 進行印刷版電路設計及製作，最後為晶片量測。. 1.3 類比數位轉換器之應用與比較類比數位轉換器已有許多的研究與產品，常見的有三角積分調變器、逐漸逼近類比數位轉換器、管線式類比數位轉換器與快閃式類比數位轉換器。表 1-1 列出各轉換器的種類與其應用範圍，其中屬快閃式類比數位轉換器操作速度最快，而功率消耗方面則以逐漸逼近類比數位轉換器有著最低的功率消耗，解析度則以 -2-.

(23) 三角積分調變器能產生最大的解析度，而本論文就是針對三角積分調變器加以研究與探討。表 1-1. 各類比轉換器性能比較表. DSM ADC. Pipeline ADC. SAR ADC. Flash ADC. Speed. Slow-medium. Higher. High. Highest. Resolution. Highest. High. Higher. Low. Power Consumption. Higher. Lowest. Lower. Highest. 1.4 論文大綱與概要本論文一共分五章節，此章節為緒論，其餘章節依序如下簡介，第二章介紹三角積分調變器中常使用到的效能指標，與三角積分調變器最為重要的雜訊移頻特點，並且說明量化器與量化誤差的產生。探討三角積分調變器一階與二階的基本架構。第三章介紹本論文中三角積分調變器所使用到的電路元件，包括開關電路、運算放大器、交換電容式電路及量化器等。第四章介紹本論文所提出的新式的架構，四倍取樣之三角積分調變器。此架構利用簡易的取樣保持電路使不提高系統平頻率下提升取樣頻率，使整體性能提升，且藉由重疊積分時脈降低運算放大器的頻寬需求，能夠減少功率消耗。第五章對整篇論文進行統整及總結，並與其他作者所提出的架構進行比較與未來展望。. -3-.

(24) -4-.

(25) 第二章. 三角積分調變器概論之效能指標與架構比較. 2.1 前言類比數位轉換器在於處理自然界中的連續性訊號(又稱類比訊號)，經由整體系統轉換輸出成數位碼(Quantizer & Encoder)，傳統的類比數位轉換器組成架構如圖 2-1 所示[2]。類比輸入訊號首先進入抗交疊濾波器電路[3]，其後為取樣與保持電路(Sample & Hold)，而取樣頻率為奈奎斯特頻率(Nyquist Rate)，最後經由量化器後解出數位碼，即為數位訊號輸出。其中，使用抗交疊濾波器為避免訊號之間相互摺疊而產生摺疊雜訊，而因取樣頻率恰為頻寬的兩倍，所以在前端抗交疊濾波器的設計階數需求變得較高。另外，為了得到高解析度的轉換器，較高階數的量化器也必須使用上，而高解析度的類比元件也相對不容易實現。. Anlog Anti-Aliasing Filter. Sample & Hold. Digital. Quantizer & Encode. Anlog Input. Digital Output fs=2fb 圖 2-1. fs=2fb. 使用奈奎斯特取樣率之類比數位轉換器. 相較於奈奎斯特頻率，當取樣頻率超過頻寬的二倍時即稱為超取樣，使用超取樣技術之類比數位轉換器，如圖 2-2 所示，可以降低前端抗交疊濾波器電路設計上的困難，亦能解決高解析度量化器不容易實現的問題。其原因為當取樣頻率上升時頻帶寬度隨即增加，而雜訊則會平均分佈至取樣頻帶上，使頻寬內的雜訊能量降低。但量化器後端必須加入降頻濾波器電路(Decimation Filter)，完成整體類比至數位的轉換。. -5-.

(26) Anlog Anti-Aliasing Filter. Sample & Hold. Digital. Quantizer & Encode. Decimation Filter. Anlog Input. Digital Output fs=2fbxOSR. 圖 2-2. fs=2fbxOSR. 使用超取樣技術之類比數位轉換器. 設計類比轉換電路上有許多參考指標以利設計者判斷其性能，本章節會介紹常用的性能參考指標，同時也會介紹量化器種類與描述量化誤差的產生。爾後，說明當使用超取樣技術時，頻譜圖中雜訊能量的變化與當系統使用雜訊移頻技術後，其雜訊在頻譜圖如何移至且堆疊在高頻。最後介紹三角積分調變器的架構與階數變化之關係。. 2.2 效能指標在評斷三角積分調變器性能中有幾項常使用的效能指標，本章究其常使用的規格會介紹動態範圍、訊號雜訊比、訊號雜訊失真比、解析度與無雜波干擾之動態範圍。. 2.2.1. 訊號雜訊比. 訊號雜訊比(Signal-to-Noise Ratio, SNR)為輸入訊號功率與雜訊功率的比值，而計算方式如(2-1)式。當中雜訊功率包含頻寬內除了諧波訊號(harmonic)外的所有雜訊，其值越大代表系統效能表現越好，訊號雜訊比的最大值經常是用來判斷一個類比數位轉換器性能優劣的重要指標。. -6-.

(27) V  P  SNR  10log  signal   20log  signal ( rms )  V   Pnoise   noise ( rms ) . 2.2.2. (2-1). 訊號雜訊失真比. 相較於訊號雜訊比，訊號雜訊失真比(Signal-to-Noise pulse Distortion Ratio, SNDR)其雜訊功率包含了頻寬內的所有雜訊，其定義為輸入訊號功率相對於雜訊功率的比值，計算方式如(2-2)式所示。若頻寬內無諧波發生，則訊號雜訊失真比與訊號雜訊比相等。 Psignal   SNDR  10log    Pnoise  Pharmonic . 2.2.3. (2-2). 動態範圍. 動態範圍(Dynamic Range, DR)係指系統可測量到的輸入訊號振幅大小範圍。如圖 2-3 為輸入振幅大小與訊號雜訊失真比的關係圖，橫軸為輸入振幅大小，橫軸為訊號雜訊比與訊號雜訊失真比。動態範圍的定義為當訊號雜訊失真比為零時所對應的振幅大小與最大訊號雜訊失真比所對應的振幅大小其兩者之間的差值。. -7-.

(28) SNDR / SNR (dB). 110 100. SNDR. 90. SNR. 80 70 60 Dynamic Range (SNR) Dynamic Range (SNDR). 50 40 30 20 10 0. -120 -110 -100 -90 -80 -70 -60 -50 -40 -30 -20 -10. 0. Normalized Input Power (dBFS). 圖 2-3. 2.2.4. 動態範圍圖. 無雜波干擾之動態範圍. 無雜波干擾之動態範圍(Spurious-Free Dynamic Range, SFDR)也是種常用的效能指標之一。其定義為除了主訊號頻率外，出現在頻帶內最大的偶數或奇數諧波訊號，其兩者功率差值，計算方式如式(2-3)式[3]。. SFDR(dBc)  input signal (dB)  unwanted tone(dB). 2.2.5. (2-3). 解析度. 類比訊號進入轉換器後所得到的數位輸出碼是使用多少個位元數來表示，其中位元數即代表多少位階，亦即為系統的解析度(Resolution)，常用有效位元數 (Effective Number of Bits, ENOB)來表示。在理想情況下，假設有 N 位元的轉換器就可以使用 2N 個數位碼代表原始的類比訊號。但實際上轉換器並非理想，其解系度會受到雜訊或類比電路的非理想效應所影響。其計算方式如(2-4)式 [3] 。. ENOB . SNDR  1.76 6.02 -8-. (2-4).

(29) 2.3 量化器與量化誤差當類比訊號經由轉換器轉換成數位訊號時，採樣訊號會藉由量化器產生相對應的數位碼，在類比數位轉換器擔任一重要的角色。量化後的數位訊號與原先的類比訊號必會存在一個誤差，而此誤差稱為量化誤差(quantization error)，當使用的量化器位元數越高，此誤差則會越小。. 2.3.1. 單位元量化器. 單位元量化器只使用一個量化器即可完成，其輸出只有兩個位階，如圖 2-4 所繪，橫軸代表輸入的類比訊號，縱軸代表數位輸出對應的位階。理想上，最大的量化誤差為最小有效位元數(least significant bit, LSB)的一半，單位元量化器除了架構簡單外，其也含有良好的線性度。也因為只有兩個位階輸出，在數位至類比的回授電路(DAC feedback)上設計也相對簡易。 Y. Dy=LSB X. YFS Dx. Overload. XFS. LSB. Overload. 圖 2-4. 單位元量化器 -9-.

(30) 實際的量化器中會有直流偏移電壓(dc offset voltage)和遲滯(hysteresis)的現象出現，如圖 2-5 為非理想的轉換曲線。當相同的輸入訊號由小至大或由大至小，在對應的數位輸出有著不同的轉態點，就是遲滯現象。而遲滯現象的中心點與縱軸的差值就是直流偏移電壓。量化器的非理想效應會使解析度下降，因此，需要謹慎設計量化器。. Offset. X. Hysteresis. 圖 2-5. 2.3.2. 非理想的單位元量化器. 多位元量化器. 雖然單位元量化器擁有架構簡單與良好的線性度的優點，並且常使用在許多類比數位轉換電路上，但其較大的量化誤差卻使雜訊功率上升，常常使類比數位轉換電路的效能困於此原因而無法提升。而多位元量化器相較於單位元量化器提供更多的參考位準，數位輸出訊號的位階數量相對增加，因此降低轉換後的量化誤差使轉換器的效能藉以提升。由於使用多位元量化器，元件數目必然增加，大量增加功率的消耗，且會產生較差的線性度，回授電路與路徑也會較單位元複雜許多。多位元量化器可分為 Mid-Rise 量化器與 Mid-Tread 量化器，分別介紹如下。. A. Mid-Rise 量化器如圖 2-6 所繪，當輸入訊號為量化範圍中央時，恰好為一個比較位準，則稱此量化器為 Mid-Rise 量化器，其數位輸出位階會有偶數個。一個輸入位準的大小 -10-.

(31) ΔX 如(2-5)式，量化位階差ΔY 如(2-6)式，其中 XFS 代表輸入訊號範圍，YFS 代表輸出訊號範圍，Leavel 代表量化位階數，N 代表量化器的位元數。 Y. YFS X ΔY ΔX. Overload XFS LSB Overload. 圖 2-6. X FS X  NFS Leavel 2. (2-5). YFS Y  N FS Leavel  1 2  1. (2-6). DX . DY . Mid-Rise 量化器. B. Mid-Tread 量化器如圖 2-7 所繪，當輸入訊號為的中央位準恰好為量化位階時，則稱此量化器為 Mid-Tread 量化器，其數位輸出位皆會有奇數個。而一個輸入位準的大小ΔX 如(2-7)式，量化位階差ΔY 如(2-8)式。. -11-.

(32) Y. YFS X. ΔY ΔX. Overload. XFS LSB Overload. 圖 2-7. Mid-Thread 量化器. DX . X FS X  N FS Leavel 2  1. (2-5). DX . YFS Y  FSN Leavel  1 2. (2-6). C. 非理想量化器在實際情況下，量化器存在許多不理想因素，例如比較器的精準度、開關非線性電阻或元件不匹配等，都會影響量化器的線性度，如圖 2-8 即為一個非理想 Mid-Tread 量化器的轉換曲線。. 1. 增益誤差 (gain error) 在理想的量化器中每一個位階大小皆相同，而在實際轉換曲線則不一定，與理想轉換曲線就會有不同斜率的問題，即是量化器產生的增益誤差，量化器的增益 GQ 定義如(2-9)式 -12-.

(33) GQ . DY DX. (2-9). 2. 偏移誤差 (offset) 實際量化位階轉換電壓與理想量化轉換電壓的差值即為偏移誤差。. 3. 差動非線性誤差 (Difference Nonlinearity, DNL) 實際量化位階所對應的類比輸入間距與理想的最小有效位元間距的最大誤差稱為差動非線性誤差。若差動非線性誤差大於一個最小有效位元時，則會發生解碼錯誤的情形(Missing Code)。. 4. 整體非線性誤差 (Integral Nonlinearity, INL) 實際量化轉態點所對應之輸入類比訊號值與理想轉態點所對應的類比訊號，兩者的間距則稱為整體非線性誤差。. Y Gain Error. Ideal Practical. INL Practical Transfer Line Missing Code. X Offset DNL+1LSB. 圖 2-8. 非理想之 Mid-Thread 量化器. -13-.

(34) 2.3.3. 量化誤差. 輸出的數位訊號與原先的類比訊號間必存在一差值即為量化誤差，此誤差可以視為一種雜訊，亦稱作量化雜訊(Quantiation Noise)。當輸入訊號保持在頻袋內且在量化範圍內，量化雜訊如同白色雜訊分佈在+0.5LSB 至-0.5LSB 之間，等效的機率密度函數(Probability Density Function, PDF)如圖 2-9 所繪，其機率密度函數如(2-10)式，亦可表示為(2-11)式. fQ(q). q -LSB/2 圖 2-9. LSB/2 量化雜訊機率密度函數圖. . . . fQ (q)  dq  1. (2-10). LSB LSB  1 ,  q  fQ (q)   LSB 2 2  , Otherwise 0. (2-11). 由圖 2-9 可以計算出量化誤差平均值為零，而量化雜訊功率的均方根值(RootMean-Square, RMS)如(212-)式。 12. VQ ( rms ). 1 T 2     VQ2  dt   T T 2 . t 1 T 2     LSB 2  ( )2  dt  T  T T 2 . 12. -14-. . LSB 12. (2-12).

(35) 其中 T 為量化雜訊的週期。量化雜訊的功率頻譜密度(Power Spectral Density, PSD) 為 SQ(f)，等效值為(2-13)式與(2-14)式。. VQ ( rms ). fS 2 LSB 2   S ( f )  df  SQ ( f )  f S  fS 2 Q 12. (2-13).  LSB 2  1 SQ ( f )     12  f S. (2-14). 在 N 位元解析度的量化器中，一個弦波輸入訊號的峰對峰值(peak-to-peak valus)為 2N(LSB/2)，等效的均方根值如(2-15)式，其訊號功率如(2-16)式。 Vin ( rms ) . 2 N  LSB 2 2. (2-15). 2.  2 N  LSB  22 N  LSB 2 PS     8  2 2 . (2-16). 因此可以計算出訊號雜訊比為(2-17)式，可以發現每增加一位元，整體訊號雜訊比會增加 6dB 左右。.  22 N  LSB 2  V  8 SNR  20  log  in ( rms )   20  log  V  LSB   Q ( rms )  12 .     . (2-17).  3  20  log  2 N    6.02  N  1.76 2  . 由前述說明與推導可以知道量化雜訊可式為白色雜訊，因此，可以建立等效的線性模型，如圖 2-10 所示，其中 e(n)即為量化誤差[2]。 -15-.

(36) e(n) x(n). x(n). y(n). y(n). Quantizer 圖 2-10. 量化雜訊線性模型. 2.4 超取樣近年來，多數的類比數位轉換器多採用超取樣技術(Oversampling technique)架構，因其高取樣率的關係，可使類比轉數位所產生的雜訊分散到高頻的地方，如圖 2-11，在能量守恆的定律下，頻寬內的雜訊就會因此降低，進而使整體系統效能表現大幅提升，且採用高取樣的關係，可以降低設計前端的抗交疊濾波電路的難度。 SQ(f) Nyquist Oversmpling. f -fs/2. 圖 2-11. -fB. fB. fs/2. 奈奎斯特與超取樣之雜訊分布. 一般來說，超取樣架構下的取樣頻率設定會高於奈奎斯特頻率的數倍，而超取樣率(Oversampling Ratio, OSR)的定義如(2-18)式，其中 fS 為取樣頻率，fB 為系統頻寬。 -16-.

(37) OSR . fS 2 fB. (2-18). 經由上述了解，當使用超取樣技術使頻寬內的雜訊降低，而整體量化雜訊的功率表示如(2-19)式 PQ  . fS 2.  fS 2. SQ ( f )  H ( f )  df   2. fB.  fB. SQ ( f )  df. LSB 2 1 LSB 2  1   2 fB      12 fS 12  OSR . (2-19). 如此可以藉由(2-16)式與(2-19)式，重新推算使用超取樣技術下所得到的最大訊號雜訊比，如(2-20)式，比較使用奈奎斯特頻率下的的訊號雜訊比(2-17)式，前兩項與之相同，而多增加的最後一項則與超取樣有關。由此可知，每增加一倍的超取樣率，系統可多得 3dB 的訊號雜訊比。然而，轉換器電路非理想與非線性元件，加上考量後端的數位訊號處理器(Digital Signal Processor, DSP)，超取樣並不能無限制的增加。. P  SNRmax  10  log  S  P   Q  22 N  LSB 2     3  22 N  OSR  8   10  log   10  log   2 2  LSB  1       12  OSR      3  10  log  22 N   10  log    10  log  OSR  2  6.02  N  1.76  10  log  OSR . -17-. (2-20).

(38) 2.5 雜訊移頻縱使系統效能可使用超取樣技術來提升，然而由前章論述可知超取樣率並非可以無限制的增加，且使用高取樣頻率，可能會導致高頻效應而影響電路的效能，並且增加元件製作的困難度。必需再有其他方式來降低頻寬內的雜訊。三角積分調變器在量化器前加入一個迴路濾波器(Loop filter)，再使用一個數位類比轉換器 (DAC)將輸出的數位訊號做回授，可使量化雜訊乘上一個高通項，令量化雜訊移往高頻，此即為雜訊移頻，讓頻寬內的雜訊大幅的減少並增加性能表現。圖 2-12 為其系統架構圖。 Anlog Anti-Aliasing Filter. Sample & Hold. Digital. Delta-Sigma Modulator. Decimation Filter. Anlog Input. Digital Output fs=2fbxOSR. 圖 2-12. fs=2fbxOSR. 超取樣率的三角積分調變器系統架構圖. 三角積分調變器的架構圖與線性模型(Linear Model)，分別繪於圖 2-13(a)與圖 2-13(b)。其中 H(z)代表迴路濾波器。可以推導出訊號轉移方程式(Signal Transfer Function, STF)與雜訊轉移方程式(Noise Transfer Function, NFT)，如(2-21)式與(222)式，系統輸出的轉移方程式如(2-23)式。. X(z). H(z). Quantizer. DAC. (a). -18-. Y(z).

(39) EQ(z) X(z). Y(z). H(z). (b) 圖 2-13. 三角積分調變器的(a)架構圖與(b)線性模型圖. STF ( z ) . Y ( z) H ( z)  X ( z) 1  H ( z). (2-21). NTF ( z ) . Y ( z) 1  E( z) 1  H ( z). (2-22). Y ( z)  X ( z)  STF ( z)  E( z)  NTF ( z). (2-23). 由此上述推導了解到輸入訊號經由三角積分調變器後會乘上一低通項，而量化雜訊則是乘上了一高通項，將頻寬內大量的雜訊帶往高頻的地方，因而增加整體的效能。但量化雜訊仍然存在於系統中，所以後端必須加入數位降頻濾波器 (Decimation filter)將頻帶外的量化雜訊移除且降頻。. 2.5.1. 一階雜訊移頻. 一階三角積分調變器由一個離散時間積分器與量化器即可組成，如圖 2-14。輸入訊號先進入離散時間積分器後，再經由量化器量化產生數位輸出，並透過回授路徑至類比端與新的輸入訊號相減，形成一個負回授系統。 -19-.

(40) E(z) X(z). Z 1 1  Z 1. 圖 2-14. Y(z). 一階三角積分調變器. 由圖 2-14 一階三角積分調變器線性模型，推導出一階三角積分調變器之訊號轉移方程式與雜訊轉移方程式，如(2-24)式與(2-25)式。 z 1 1 Y ( z) H ( z) STF ( z )    1  z 1  z 1 z X ( z) 1  H ( z) 1 1  z 1. NTF ( z ) . Y ( z) 1   E( z) 1  H ( z). 1  1  z 1 1 z 1 1  z 1. (2-24). (2-25). 可由(2-24)式與(2-26)式觀察發現，訊號轉移方程式為一個低通項，當輸入訊號經由三角積分調變器後只會延遲一個取樣週期，並保持原訊號的大小，而雜訊轉移方程式為一個高通項，使量化雜訊被移往高頻。一階三角積分調變器的輸出轉移方程式可以表示為. Y ( z )  X ( z )  z 1  E ( z )  1  z 1 . 將(2-26)式中的 z 代入 e. jT. (2-26). ，可得. NTF ( )  1  e jT   1  cos(T )  j sin(T ). 對(2-27)式取絕對值，可得 -20-. (2-27).

(41) NTF ( )  1  cos(T )  j  sin(T ) . 1  cos(T )  sin(T ) 2.  2 1  cos(T ) . 2. T T  T   2 1  cos 2 ( )  sin 2 ( )   4sin 2 ( ) 2 2  2  T  2sin( ) 2 f  2sin( ) fs. (2-28). 將   2 f 、 T  1/ f S 代入於(2-28)式中，可得到雜訊轉移方程式高通的函式 NTF ( f )  2sin(. f fS. ). (2-29). 得知當頻率為零時方程式會有零點且當頻率為取樣頻率的一半時會有最大值，描繪如圖 2-15。而整體雜訊能量大小如(2-30)式，雖然在相同頻率下，比無雜訊移頻轉換器的能量高出二倍，但基於雜訊移頻的關係，雜訊大量往高頻方向移動，頻寬內的雜訊與無雜訊移頻轉換器相比下，大幅的減少許多。所以在訊號頻寬內的雜訊功率如(2-31)式. PQ ,total  . fS 2.  fS 2. SQ ( f )  NTF ( f )  df 2. 2.  LSB 2 1   f       2sin ( )   df   fS 2 12 f f S   S   2 LSB fS 2 1  cos( f f S )  LSB 2    df  6 3 f S  f S 2  2 fS 2. -21-. (2-30).

(42) SQ(f) Noise shaping Oversmpling. f -fs/2. -fB. 圖 2-15. PQ , Inband  . fB. fB. fs/2. 一階雜訊移頻能量分部圖. SQ ( f )  NTF ( f )  df 2.  fB.  LSB 2 1   f       2sin (  fB fS  12 f S   fB. LSB 2  3 fS. 2.  )   df . (2-31). fS LSB 2   1  cos( f f S )   df   fB   fB   2 3 fS  2   fB.  2 f B    sin( )   fS    . 假設當超取樣率遠大於一時，亦即為系統頻寬遠小於取樣頻率的前提下，則(2-32) 成立，並將(2-31)式重新推導得出(2-33)式. sin x  x . PQ , Inband  . x3 , for x 3!. 1. f S  2 f B 1 2 f B   LSB 2     ( )   fB   3 fS  2  f S 3! f S     LSB  1  36 OSR3 2. (2-32). (2-33). 2. 再利用以推得的(2-16)式訊號功率與(2-33)式雜訊功率，可以求得一階三角積分調變器的最大訊號雜訊比如(2-34)式，其中 N 為量化器的位元數。. -22-.

(43) P  SNRmax  10  log  S  P   Q   22 N  LSB 2   8  10  log   2 2  LSB    ( 1 )3  36 OSR   3  3   10  log  22 N   10  log    10  log  2   30  log  OSR  2  . (2-34).  6.02  N  1.76  5.17  30  log  OSR . 由(2-34)式得知，三角積分調變器的雜訊移頻能力，每增加一倍的超取樣率時訊號雜訊比可增加約 9dB，比只使用超取樣技術的轉換器增加的 3dB 還要高出許多。. 2.5.2. 二階雜訊移頻. 二階三角積分調變器主要有兩種架構，分別為傳統架構(Traditional topology) 的分散式回授串聯積分器(Cascaded Integrators with Distributed Feedback, CIFB)與低失真架構 (Low-distortion topology) 的分散式前饋串聯積分器 (Cascaded Integrators with Distributed Feedforward, CIFF)，兩者各有其優缺點，本章節將介紹兩種架構的差異與討論其與一階三角積分調變器的差異。. A. 分散式回授串聯積分器分散式回授串聯積分器為三角積分調變器中最常使用的架構，其架構簡易也容易實現。其由兩組離散時間積分器、兩組回授電路與一個量化器所組成，如圖 2-16。經由架構圖推導，可得輸出轉移函數為(2-35)式。. -23-.

(44) E(z) X(z). 2z -1 1-z -1. 0.5z -1 1-z -1. 圖 2-16. Y(z). 分散式回授串聯架構之等校模型. Y ( z )  X ( z )  z 2  E ( z )  (1  z 1 )2. (2-35). 由前節推導一階三角積分調變器的雜訊轉移函數大小值的方法，可推得出二階三角積分調變器的雜訊轉移函數大小值為(2-36)式，而頻寬內的量化雜訊如(237)式. NTF ( f )  2sin(. PQ , Inband  . fB.  fB. f fS. 2. ). (2-36). SQ ( f )  NTF ( f )  df 2. f. 4LSB 2  3 fS. . 4LSB 2  3 fS.  1     OSR . fB.  fB. sin 4 (. fS. )  df. (2-37). 5. 再利用以推得的(2-16)式訊號功率與(2-37)式，可以求得二階三角積分調變器的最大訊號雜訊比如(2-38)式，其中 N 為量化器的位元數。. -24-.

(45) P  SNRmax  10  log  S  P   Q   22 N  LSB 2   8  10  log   2 4  LSB    ( 1 )5  60 OSR   3  5   10  log  22 N   10  log    10  log  4   50  log  OSR  2  . (2-38).  6.02  N  1.76  12.9  50  log  OSR . 由(2-38)式得知，二階三角積分調變器每增加一倍的超取樣率時訊號雜訊比可增加約 15dB，比只具有一階雜訊移頻技術增加的 9dB 與只使用超取樣技術的轉換器增加的 3dB 還要高出許多。圖 2-17 中繪出一階與二階雜訊移頻在頻譜上的差異，可以發現二階雜訊移頻頻寬內更多的雜訊被移往至高頻。所以調變器的階數越高訊號頻寬內的雜訊越低，就可獲得更佳的訊號雜訊比。 2st Noise shaping 1st Noise shaping Oversmpling. SQ(f). f -fs/2. 圖 2-17. -fB. fB. fs/2. 一階與二階雜訊移頻能量分部圖. B. 分散式前饋串聯積分器分散式回饋串聯積分器由兩組離散時間積分器、單一回授電路與一個量化器所組成，如圖 2-18[4]。經由架構圖推導，可得輸出轉移函數為(2-39)式。相較於傳統分散式回授串聯積分器，輸入訊號不會經過任何延遲週期，而雜訊轉移方程式則是相同的 -25-.

(46) 2 X(z). Z 1 1  Z 1. 圖 2-18. E(z). Z 1 1  Z 1. Y(z). 分散式前饋串聯積分器架構之等校模型. Y ( z )  X ( z ) 1  E ( z )  (1  z 1 )2. (2-39). 經由架構圖可以觀察到，輸入訊號經由前饋路徑至量化器前與積分器輸出相加，此架構能使積分器無需處理輸入訊號，積分器處理的訊號只會含有量化雜訊，此特性能夠降低積分器的輸出對訊號失真的干擾度，換句話說，對於運算放大器的增益與迴轉率等規格要求上較低。但低失真架構的穩定度相較於傳統架構有較大的問題。. 傳統分散式回授串聯積分器中各積分器皆含有輸入訊號，使積分器的輸出會有較大的擺幅，也因此，對於運算放大器的需求也相對提升。然而傳統架構對於元件有較低的敏感度[5]。. 2.5.3. 高階雜訊移頻. 在不考慮穩定度的前提下，為了進一步達到降低訊號頻寬內的雜訊，增加三角積分調變器的階數使解析度隨著增加是種可行的方法之一。以傳統架構為例，由一階與二階的輸出轉移方程式可以得知，高階輸出轉移方程式如(2-40)式，其中 -26-.

(47) L 代表使用的階數，而頻寬內的雜訊功率如(2-41)式。. Y ( z )  X ( z )  z  L  E ( z )  (1  z 1 ) L. PQ , Inband  . fB.  fB. SQ ( f )  NTF ( f )  df 2.  22 L  LSB 2 1   2 L  f     sin (   fB 12 fS   fS . . (2-40). fB. 22 L  LSB 2  12.  LSB 2    2 L  2 f 2 L 1  fB ( f S )  df   12    2L  1   ( f S ) fB. f.  )   df  (2-41). 2L.  LSB 2    2 L  1 2 L 1  )  ( 12 2 L  1 OSR    . 藉由已推導的(2-16)式與(2-41)式可以求得 L 階三角積分調變器的最大訊號雜訊比，如(2-42)式，其中 N 為量化器的位元數。.   22 N  LSB 2   P  8 SNRmax  10  log  S   10  log   2 2L P  LSB  1 2 L  1    Q  ( )  12 2 L  1 OSR   2L  1   6.02  N  1.76  10  log  2 L   (20 L  10)  log  OSR    . (2-42). 由(2-42)式可以得知，在 L 階三角積分調變器中，每增加一倍的取樣頻率時，訊號雜訊比可以增加 3(2L+1)dB 或可以表示有效位元增加 L+0.5 位元。換句話說，當三角積分調變器階數每增加一階，代表雜訊轉移方程式多增加一個階數的雜訊移頻，更多頻帶內的雜訊被帶往高頻，進而增加調變器的解析度。. 圖 2-19 描繪出在三位元量化器使用下不同階數對應超取樣率所獲得的最大訊號雜訊比的曲線圖，可以快速的搜尋在欲達到的解析度下，所需要使用的超取樣率與調變器階數分別要設定的範圍。 -27-.

(48) 圖 2-19. 超取樣率與訊號雜訊比之關係圖. A. 單迴路架構如圖 2-20 為單迴路之補差型架構，由多個離散時間積分器與多組前饋與回授路徑所組成，使積分器處理的訊號振幅降低。由於使用較多的積分器增加雜訊轉移方程式的階數，額外的增加極點與零點使高階三角積分調變器趨於不穩定，許多文獻為了克服高階調變器不穩定的分法已經一一被提出[6]-[8]。高階系統對於係數有較高精確度的要求，使得在電路實現上有較高的困難度，且調變器功率消耗也是一大問題，而輸入訊號也因回授穩定度的問題有所限制。. -28-.

(49) bL. b2 b1. X(z). E(z). . . . Y(z). aL a3 a2 a1. 圖 2-20. 單迴路之差補型架構. 如圖 2-21 為單迴路之改良補差型架構[]，其中含有二個共振器(Resonator)將積分器的輸出拉至前端與回授訊號和順向路徑做相加，使零點位置發生改變，降低系統的敏感度。即使如此，多條的回授路徑加於積分器的輸入端，失真雜訊必然會出先在頻帶內，同時降低了系統的動態範圍。 X(z). a1. a3. a2. a4. b1. .  b2. 圖 2-21. E(z). c1. c1. . a5. b3.  b4. . Y(z). b5. 單迴路之改良差補型架構. B. 多重迴路架構如圖 2-22 為多級雜訊移頻(Multi-Stage Noise Shaping, MASH)調變器，改善了 -29-.

(50) 高階架構因階數增加而出現的穩定度問題[5]。此架構第二個迴路只處理第一個迴路所產生的量化雜訊，且透過後級數位濾波器(Digital noise cancellation logic)再輸出前將第一級的量化雜訊消除，最後輸出只含有第二級的量化雜訊。. X(z). E1(z) LS1. Y1(z). D1. LN1. Digital Cancellation Logic. Y(z). E2(z) LS2. Y2(z). D2. LN2. 圖 2-22. 多重迴路架構. 為獲得高解析度而使用高階系統下，多重迴路架構比較起單迴路架構更容易達成系統穩定，但第一與第二迴路中的量化器受限於後級數位濾波器的設計，且元件的非理想效應使各級間類比訊電路與數位電路的不匹配，除了無法正確消除量化誤差，還因此產生更多雜訊。. 2.6 章節結論本章節介紹的三角積分器架構與常用的效能指標是許多作者常使用的架構與規格。設計之初須擬定系統所需要的規格，決定所需要的雜訊移頻階數，而各架構均有優劣，在穩定度、系統規格與實作實際考量上抉擇使用。. -30-.

(51) 第三章. 四倍取樣之三角積分調變器的基本電路元件設計. 3.1 前言本章節會介紹本論文中三角積分調變器所使用的基本電路元件，其主要有交換電容式電路、開關、運算放大器、偏壓電路、共模準位回授電路與時脈產生器，各電路功能與應用在調變器中都極其重要。. 3.2 交換電容式電路離散三角積分調變器主要由交換電容式電路 (Switch-Capacitor Circuit, SC Circuit)所構成[9]-[10]，其中電路元件含有運算放大器、開關、取樣電容與積分電容。交換電容式電路提供離散時間的類比濾波器良好的線性度、動態範圍及頻率響應。此外也提供了高解析度的電路特性，因此常被使用在類比積體電路上。積分器會因為開關時脈安排的不同而有不同的轉移函式，且在時脈上會設計為非重疊形式來完成。. 3.2.1. 離散時間反向積分器. 離散時間反向積分器為一種交換電容式電路的架構，如圖 3-1 所繪，積分器藉由積分電容接至電路輸出與輸入兩端形成一負回授電路，因此，運算放大器的輸入端可以視為虛接地(Virtual ground)。當工作於取樣時脈2 時候，取樣電容中儲存的電荷將被清除。當工作於積分時脈1 時候，輸入訊號透過取樣電容 Cs 輸入運算放大器，並隨即傳送至積分電容與原本所儲存的電荷做反向的相加， -31-.

(52) 最後由積分電容獲得最後的輸出訊號。. Cf. 1. 1. CS. Vin Vout 2. 2 1 2. 圖 3-1. 離散時間反向積分器. A. 當工作於2 時取樣電容 Cs 兩端連接至地進行放電即為清值，而積分電容則保持前一時脈的值，如圖 3-2 所示。. Cf. 1. 1. CS. Vin Vout 2. 2 1 2 1 2 z-1 z-1/2. 圖 3-2. 1. z1/2. 離散時間反向積分器工作於2 時. 當工作於2 時，輸出值僅與積分電容上的電荷有關係，取樣電容的電荷並不會影響輸出值，所以在此時輸出值可以表示如(3-1)式，輸出值可以視為上一時脈的輸出值。. C f  Vout ( z )  z. . 1 2.  C f  Vout ( z )  z 1  Cs  Vin ( z )  z 1 -32-. (3-1).

(53) B. 當工作於1 時取樣電容對輸入訊號進行取樣，並隨即將訊號傳送至積分電容上，如圖 3-3 所示。當工作於1 時，輸出值為前一時脈2 所保存的輸出值加上當前工作於1 時輸入訊號對取樣電容進行充放電且傳送至積分電容上的變化量，輸出值可表示如(3-2)式。. Cf. 1. CS. 1. Vin Vout 2. 2 1 2 1 2 z-1 z-1/2. 圖 3-3. 1. z1/2. 離散時間反向積分器工作於1 時. C f  Vout ( z )  z  C f  Vout ( z )  z 0. . 1 2. (3-2). 由上述分析，將(3-1)式與(3-2)式做聯立運算，可以推導出反向積分器整體的轉移方程式，如(3-3)式。. Vout ( z ) Vin ( z ). 3.2.2. Cs z 1   C f 1  z 1. (3-3). 離散時間非反向積分器. 離散時間非反向積分器是交換電容電路的另一種型態，如圖 3-4 所繪。當工作於取樣時脈1 時候，輸入訊號對取樣電容進行充放電，而積分電容則保持上一時脈的值，並將電壓傳送至下一級的取樣電容中。當工作於積分時脈2 時候，儲 -33-.

(54) 存於取樣電容的電荷將被傳輸至積分電容上與前一時脈保持的電荷做相加，並維持住電壓。. Cf. 1. 1. CS. Vin Vout 2. 2 1 2. 圖 3-4. 離散時間非反向積分器. A. 當工作於2 時前一時脈存於取樣電容上的電荷將經由虛接地傳送到積分電容上，如圖 3-5。此時的輸出值為前一時脈保持在積分電容上的輸出值加上當前取樣電容傳送至積分電容上的電荷，其輸出值可以表示成(3-4)式。. Cf. 1. CS. 2. Vin Vout 2. 1 1 2 1 2 z-1 z-1/2. 圖 3-5. 1. z1/2. 離散時間非反向積分器工作於2 時. C f  Vout ( z )  z. . 1 2.  C f  Vout ( z )  z 1. -34-. (3-4).

(55) B. 當工作於1 時輸入訊號對取樣電容進行充放電，而積分電容則保持上一時脈的值，如圖 36。此時輸出值僅與積分電容上的電荷有關係，取樣電容的電荷並不會影響輸出值，所以在此時輸出值可以表示如(3-)式，輸出值可以視為上一時脈的輸出值。. Cf. 1. 2. CS. Vin Vout 2. 1 1 2 1 2 z-1 z-1/2. 圖 3-6. 1. z1/2. 離散時間非反向積分器工作於1 時. C f  Vout ( z )  z 0  C f  Vout ( z )  z. . 1 2.  Cs  Vin ( z )  z 0. (3-5). 由上述分析，將(3-4)式與(3-5)式做聯立運算，可以推導出反向積分器整體的轉移方程式，如(3-6)式。. Vout ( z ) Vin ( z ). . Cs z 1  C f 1  z 1. (3-6). 3.3 開關在離散三角積分調變器中，經常使用到交換電容式電路來實現，而其中開關式最常使用到的元件之一，此章節會介紹幾種開關，依傳輸訊號範圍大致可分為 NMOS 開關、PMOS 開關與傳輸閘開關(Transmission gate switch)，而為了提供開 -35-.

(56) 關足夠的驅動電壓，文獻上也提出了，時脈增強開關電路(Clock boosting switch circuit)[11]-[12]與靴帶式開關(Bootstrapped switch)[13]，適合在供應電壓較低時操作。. NMOS 與 PMOS 開關. 3.3.1. NMOS 開關與 PMOS 開關是最簡易與常被使用的開關電路，如圖 3-7 所繪。. clk. clkb. Vin. Vout. Vin. Vout. (a) 圖 3-7. (b) (a)NMOS 開關與(b)PMOS 開關. 圖 3-8 為 NMOS 開關與 PMOS 開關的輸入對輸出訊號轉移曲線圖，由於電晶體本身的臨界電壓(Threshold Voltage)使得單一 NMOS 開關與 PMOS 的開關有導通上的限制。圖 3-(a)可觀察到當 NMOS 開關的輸入訊號大於臨界電壓時，使得開關輸出為一固定值，而 PMOS 也有相似的相反趨勢情況。 Vout. Vout. VDD. VDD-Vt. VDD-Vt. Vin. (a) 圖 3-8. Vin. |Vt|. (b). (a)NMOS 開關的轉移曲線與(b)PMOS 開關的轉移曲線. -36-.

(57) 另外可由轉導值(Transconductance)的變化來分析，圖 3-9 為 NOMS 開關與 PMOS 開關在 TSMC 0.18-m 1P6M CMOS 製程且在 1.8V 的供應電壓下，模擬開關的轉導值對不同輸入訊號的變化情形，可以觀察到 NOMS 開關隨著輸入訊號持續上升，轉導值會快速下降，NOMS 就會進入飽和區，造成 NOMS 開關電阻過大，使開關特性變差。同樣的，PMOS 也會有相似的相反趨勢。. 圖 3-9. NMOS 開關與 PMOS 開關輸入訊號與轉導值關係曲線圖. 藉由前述分析，可以得知 NOMS 開關適用於較低的輸入訊號範圍，相反的， PMOS 開關則適合較高的輸入訊號範圍。. 3.3.2. 傳輸閘開關. 在三角積分調變器中，有時仍需要處理較大的傳輸訊號，若只使用單一 NOMS 開關與 PMOS 開關會有臨界電壓的影響導致開關導通不理想。因此，可以使用 NMOS 與 PMOS 並聯而成的傳輸閘開關，如圖 3-10(a)所繪。而圖 3-10(b)為傳輸閘開關輸入對輸出的轉移曲線。 -37-.

(58) clk. Vout VDD. Vin. Vout. VDD. Vin. clkb (a). (b). 圖 3-10. (a)傳輸閘開關與(b)轉移曲線. 由圖 3-11 可觀察到傳輸閘開關彌補了 NMOS 與 PMOS 在低輸入訊號或高輸入訊號時有臨界電壓的問題。而圖 3-11 為傳輸閘在 TSMC 0.18-m 1P6M CMOS 製程且在 1.8V 的供應電壓轉導值對應輸入訊號的曲線圖。傳輸閘開關的轉導值為 NMOS 開關與 PMOS 開關轉導值的和，彌補了在低傳輸訊號或高傳輸訊號的不理想特性。. 圖 3-11. 傳輸閘開關輸入訊號與轉導值關係曲線圖. -38-.

(59) 3.3.3. 時脈增強開關電路. 在低電壓供應下，若想要使開關有效導通則必須使用特殊種類開關。圖 3-12 為時脈增強開關電路。時脈增強電路是將開關的控制信號提高，使得 NOMS 能有效地驅動。其動作原理為，當 clk 為高準位時，MP1 會導通使 C 會被充電至供應電壓，此時 MN1 也會導通，令輸出信號 clkB 放電至接地電位。當 clk 為低準位時，由於反向器動作會使 C 將充電至兩倍的供應電壓，此時 MP2 也會導通，節點 A 上的兩倍供應電壓將被傳輸至 clkB。而輸出時脈 clkB 的電位可以表示成(3-7)式，其中 CP 為節點 A 的寄生電容，即 C2 電容上板的寄生電容，CG,switch 為輸出信號 clkB 連接至下級電晶體開關的閘極電容。. VDD. MP1. MP2 A. C1. MP3. clkB. C2. clk. MN1. 圖 3-12. VclkB  2VDD . 時脈增強開關電路. C2 C2  CP  CG ,switch. (3-7). 然而時脈增強開關電路能有效解決開關在較低供應電下無法順利驅動的問題，但長時間在深次微米及奈米製程下給予較高的驅動電壓，容易造成開關壽命簡短， -39-.

(60) 甚至造成電晶體開關閘極損毀，長時間使用可能無法順利工作。. 3.3.4. 靴帶式開關. 圖 3-13 為靴帶式開關概念電路圖，是一種能夠有效解決開關導通問題的方法，其中 MNSW 為取樣開關。假設當 clkB 為高準位時，電容 Cb 會被預先充電至供應電壓，而節點 G 則會接至地電位。當 clk 為高準位時，節點 G 的電壓為上一時脈儲存於 Cb 的電壓加上輸入訊號大小，其電壓可以表示成(3-8)式。 VDD. clkB. clkB Cb. clk. clk. VG Vin. clkB. MNSW. 圖 3-13. Vout. 靴帶式開關概念圖. VG  Vin  VDD. (3-8). 由(3-8)式可知，當工作於取樣時脈 clk 時 MNSW 會導通，且 MSNW 的閘極與源極間的電壓差會為一個固定的值，即為一倍的供應電壓，此特性除了讓靴帶式開關電路能夠在低電壓順利工作外，開關在取樣時有良好的線性度，取樣訊號也因此減少失真。. -40-.

(61) 圖 3-14 為靴帶式開關的實現電路圖，當 clkB 為高準位時，MN3、MN5 與 MP6 因此導通，藉由 MN5 和 MNT5 導通而開啟 MP4，使 Cb 透過 MN3 與 MP4 充電至供應電壓，而 MNSW、MN1、MN6 也由於 MN5 導通而關閉，於此同時 MP2 因 MP6 導通而關閉；當 clk 為高準位時，MN3、MN5 與 MP6 皆關閉，此時 MN6S 導通將 Cb 上的跨壓傳送至 MP2 使其導通，而 G 點電壓也因 Cb 上欲充的電壓而提高，使 MP4 關閉並開啟 MN1 與 MN6，最後開啟 MNSW。由上述分析，MN6S 開啟前必須完全關閉 MP6，避免 Cb 欲充的電荷因 MP6 關閉完全而有電賀損失，使得 MNSW 導通電阻變大。. 圖 3-14 中 MN1、MN3、MN5、MP2 與 MP4 同等圖 3-13 中的五個開關，其餘電晶體皆為改善電路可靠度而增加的。若 clk 為高準位時，若 MP2 與 MP4 無法順利工作，MN1 也會無法導通，使得靴帶式電路無法順利將輸入訊號傳遞至輸出，所以必需加入啟動開關 MN6S 以利電路順利運作。而在考慮最糟的情況下，即輸入訊號為 VDD 電位時，當 MP2 導通使 MN1 也順利導通，此時節點 A 與節點 B 的電位分別為 VDD 與 2VDD，使得啟動開關 MN6S 無法順利運作而關閉，造成 MP2 閘極與源極間存在-2VDD 的電壓差，所以必需加入 MN6 在 MP2 導通後也順利導通，使節點 A 的電位不會因為 MN6S 關閉而無法傳送至 MP2 的閘極。另外，MNT5 也避免 MN5 的閘極與源極在最糟糕的情況下有 2VDD 的電位差。. -41-.

(62) VDD. MN3. MP6. MP4. clk. clkB Cb. A. B. clk MN6S. MP2 VDD. clkB. MNT5. MN5. MN6 G. MN1. Vin. MNSW. 圖 3-14. Vout. 靴帶式開關電路. 圖 3-15 為靴帶式電路的暫態模擬圖，為節點 G 的電壓(VG)、輸入訊號與輸出訊號的關係圖。當 clk 為高準位時，VG 與輸入訊號相差一個供應電壓。當 clkB 導通時，VG 為零電位。由模擬圖可以清楚觀察到，MNSW 的閘極與源極電壓為固定值且為供應電壓，能使電路在較低的供應電壓下順利工作外，並得到較好的導通線性電阻。. VG. Vout Vin. 圖 3-15. 靴帶式開關電路暫態模擬圖 -42-.