1.1 研究動機與背景
近年來，因科技的快速發展，及人民生活水準提升。可攜式電子設備在其強 調便利且功能完善下，深受社會大眾的廣大的需求。目前可攜式電子產品發展特 色逐漸朝向輕薄短小，晶片系統積體電路的發展功不可沒，其目的於縮小晶片面 積、節省功率消耗、降低晶片製作成本、並有效提升整體系統效率等，而在這強 調數位化的時代下，低功率的數位類比轉換器(Analog-to-Digital Converter, ADC) 也越顯重要。在實現上，類比數位轉換器有許多架構可以來完成，例如快閃式類 比數位轉換器(Flash ADC)、漸進式轉換器(Successive-approximation ADC)、管線 式轉換器(Pipeline ADC)等，各有其優劣性。但如要以低功率高效能為目標，在眾 多類比數位類比轉換器中，最屬三角積分調變器(Delta-Sigma Modulator)對類比電 路元件的非理想特性較不敏感[1]。這些特性包含運算放大器的增益、元件之間的 不匹配等。而且這些特性所造成的影響對於低功率電路而言甚為重要，所以三角 積分調變器這項技術基本上非常適合用來實現高準確度、高解析度、及窄頻要求 的類比數位轉換器，例如儀器、音頻及通信上的應用。本論文希望利用三角積分 調變器的這些特質，讓所使用的類比元件規格得以降低，藉以減少功率消耗的需 求。
高速取樣與解析度一直存在著取捨關係，也是類比數位轉換器一直想要突破 的目標。雖然隨著製程的進步，這兩者的性能也相對地微微提升，但實質效益並 不大，倒是成本因先進製程而大幅增加。因此，在一定解析度的要求下，使用舊 有的製程，設計並發展出新的電路技術，提高類比數位電路的操作頻率便成為一 項有趣且值得投入的研究方向。
而目前欲提高解析度的三角積分調變器普遍是以增加階數或增加取樣頻率的
方式來改進，但前者不僅增加消耗功率且穩定度也是其一問題，後者則是增加了 運算放大器設計上的功率消耗，及後級降頻濾波器的設計成本。因此本論文的研 究在不提高時脈頻率，不增加運算放大器功率的要求下，提出新式實現三角積分 調變器的電路，來完成低功率高解析類比數位轉換器的研究目標。
本論文針對三角積分調變器在 20HZ 至 20kHZ 的音頻應用範圍做探討，並且 使用 TSMC 180nm 1P6M 標準 CMOS 製程實現本論文所提出的架構。
1.2 積體電路設計流程
類比積體電路在設計上有一套基本流程，在設計之初必須了解研究目標以及 應用方向，其次是閱讀及探討相關文獻，找出合適架構並擬定規格，藉由 MATLAB 軟體進行線性架構的模擬，接著使用 Cadence 銜接電路並配合使用 Hspice 模擬與 設計，在此階段稱作 Pre-Simulation。再來利用 Virtuoso 將設計完成的電路進行佈 局且經由 Calibre 驗證與 Hspice 模擬佈局後電路特性，此階段則稱作 Post-Simulation。佈局後透過國家晶片系統設計中心向台灣積體電路公司申請製作與 封裝，再使用 EAGLE 進行印刷版電路設計及製作，最後為晶片量測。
1.3 類比數位轉換器之應用與比較
類比數位轉換器已有許多的研究與產品，常見的有三角積分調變器、逐漸逼 近類比數位轉換器、管線式類比數位轉換器與快閃式類比數位轉換器。表 1-1 列 出各轉換器的種類與其應用範圍，其中屬快閃式類比數位轉換器操作速度最快，
而功率消耗方面則以逐漸逼近類比數位轉換器有著最低的功率消耗，解析度則以
三角積分調變器能產生最大的解析度，而本論文就是針對三角積分調變器加以研 究與探討。
表 1-1 各類比轉換器性能比較表
DSM ADC Pipeline ADC SAR ADC Flash ADC Speed Slow-medium Higher High Highest Resolution Highest High Higher Low Power Consumption Higher Lowest Lower Highest
1.4 論文大綱與概要
本論文一共分五章節，此章節為緒論，其餘章節依序如下簡介，
第二章 介紹三角積分調變器中常使用到的效能指標，與三角積分調變器最為重 要的雜訊移頻特點，並且說明量化器與量化誤差的產生。探討三角積分 調變器一階與二階的基本架構。
第三章 介紹本論文中三角積分調變器所使用到的電路元件，包括開關電路、運算 放大器、交換電容式電路及量化器等。
第四章 介紹本論文所提出的新式的架構，四倍取樣之三角積分調變器。此架構利 用簡易的取樣保持電路使不提高系統平頻率下提升取樣頻率，使整體性 能提升，且藉由重疊積分時脈降低運算放大器的頻寬需求，能夠減少功 率消耗。
第五章 對整篇論文進行統整及總結，並與其他作者所提出的架構進行比較與未 來展望。