4-1 Fin-Shaped FET 元件製作後續製程
此章節主軸主要是接續第三章節(奈米鰭/奈米牆之試製)，定義出 鰭型平台(Fin MESA)完成後，將完成的奈米鰭/奈米牆結構應用於電 晶體上，圖 4-1 為鰭型電晶體於 Fin MESA 完成後之後續製作流程 圖。
當 Fin MESA 完成後，需使用 PECVD( Plasma-Enhance Chemical Vapor Deposition)沉積場區氧化層(Field Oxide)，此步驟是屬於全面性 的沉積，需在定義完 Fin MESA 的 Silicon 上沉積一層厚度約 400nm 的 SiO2，這層 SiO2用途主要是為了做為金屬和半導體間的絕緣或者 是相鄰電晶體間的電氣絕緣，這種整面覆蓋式的氧化層是最簡單的絕 緣製程，從早期的的半導體製程一直沿用到現在，大部分幾乎都是使 用這種技術來絕緣，因此當 PECVD 在 Silicon 上沉積一層 400nm 的 SiO2時，除了會在沒有 Pattern 的矽基板上覆蓋一層厚厚的 SiO2，也 會沿著 Fin MESA 結構:鰭型線寬及鰭型線寬兩側的 Active Region(又 可稱之為 PAD)上覆蓋上一層厚厚的 SiO2，如圖 4-2，原本理想狀態
沒有 Pattern 的地方厚度差不多，但從電子束離子束雙束系統(Focused 劑量(Energy):1850 J/m2，焦距(Focus)為 0µm，此道光罩為 Clear，主 要是沿著鰭型線寬兩側的 Active Region 往內縮小 1µm 圖型來設計， 側的 Active Region 吃乾淨，以利於之後的離子佈植(Implant)，蝕刻 SiO2的 Recipe:070 (RF Top:320W RF Bot:50W CF4:100ccm Time: Time Mode)，預計蝕刻厚度 400nm。
將 Fin 兩邊 PAD 所沉積的 SiO2蝕刻乾淨後，再將表面的光阻移 除，圖 4-4 為使用 9400 蝕刻完鰭型線寬兩側的 PAD 後，使用
FIB(Focused Ion Beam)拍攝 Top View 圖。從圖 4-4 中判斷 Fin Width 兩側 PAD 已經蝕刻乾淨，再接著同樣使用乾式蝕刻(TCP9400)之方式，
Recipe:070，對 Wafer 進行整面性蝕刻 100nm SiO2，之後再透過濕式 蝕刻方式，浸泡 HF，預計再消耗 100nm SiO2，透過乾式蝕刻與濕式 蝕刻兩種方式搭配，期許能將被 PECVD 全面蓋住的鰭型線寬上方所 沉積的 SiO2蝕刻至露出 Silicon 頂端，如圖 4-5，，經過以上繁複製 程完成後，算是為之後堆疊 HKMG 做好事前準備。
在定義完鰭式平台(Fin MESA) ，且蝕刻完 HKMG 事前準備後，
使用 Class 100 Wet bench STD Clean 做 Pre-Gate 清洗，其中 STD 的部 分，包含 SC1、SC2、HF。清洗 SC1 主要是因為在完成 HKMG 事前 準備時，Wafer 必頇經過 PECVD 沉積，在進行黃光微影製程，再透 過乾式蝕刻與濕式蝕刻，難保經過上述多道製程後，Wafer 可能在某 個環節時會沾上不必要的 Particle，進而影響製程的成功率與良率，
因此必頇透過 SC1 將晶圓上的雜質清洗乾淨，SC2 則是清洗晶圓表 面上的金屬物質，最後 HF 則是將俱生氧化層(Native Oxide)去除。
隨著元件等比例縮小化過程，閘極氧化層厚度也隨之越來越薄但 相對的原件內部漏電(Leakage)問題也越來越嚴重，因此傳統製程使用 的 SiO2做為閘極氧化層的技術，已經隨著近幾年來普遍使用於半導
如:二氧化鉿，由於其良好的熱穩定性和高介電係數，而被視為取代 二氧化矽作為閘極氧化層的材料。閘極介電層 HfO2物理厚度 5nm，
以原子層沉積系統(Atomic Layer Chemical Vapor Deposition System, ALD)方式生長，在沉積高介電常數的閘極介電材料時，我們希望透 電材料後頇立即使用 Sputtering 鍍上 Metal，原因在於沉積完高介電 材料後放置於空氣中，為了避免水氣與高介電材料表面產生反應，應 立即鍍上 Metal，而本實驗所鍍 Metal 之機台為 NDL 後段 Sputtering，
由於此機台並無 Load-Lock Chamber 裝置，因此一旦破真空開啟腔體 後，必頇抽真空三個小時以上，使腔體盡可能達到接近真空狀態，才 能避免 Ar 離子再轟擊靶材時撞擊到空氣分子，進而影響 TaN 鍍出來 的品質，因此腔體抽真空這個步驟是非常重要且無法省略的。
HKMG 堆疊完成後再曝上最後一道做黃光微影製程做為閘極 (Gate)，曝光劑量:2150J/m2，焦距為:0µm，此道光罩為 Dark。接著使
用金屬蝕刻機(TCP9600)將閘極金屬 120nm TaN 以及介電層 5nm HfO2蝕刻乾淨，使用 Recipe:7061(RF Top:400W RF Bot:125W
Cl3:50ccm BCl3:30ccm Time:End Point Mode)通入 Cl3 及 BCl3 氣體進 行蝕刻，蝕刻期間需要將蝕刻機之面板調整至光譜訊號圖以利於觀察 蝕刻的及時情況。蝕刻出 Gate 圖案後，也就是將 Fin 兩邊 PAD 上沉 積的 HKMG 完全蝕刻乾淨，但也有可能有吃過頭的情況發生，但寧 可吃過頭，也不能讓 PAD 區域殘留金屬，原因是因為裸露出的 PAD 區域主要是要作為離子佈值區域使用，在此次離子佈植部分，參考實 驗室學弟使用 TCAD 模擬預測元件模型，期許能改善 P/N Junction 特 性，至於離子佈值參數則是依據製程所使用之 Wafer 所 Dopant 元素 來決定，本實驗中製作 N-Channel 及 P-Channel FinFET 兩種，因此 在決定離子佈值參數時就必頇避免搞混。當製作 N-Channel FinFET 時是使用 P-Type Wafer，則離子佈值劑量需分三次 Implant，Arsenic
（15 keV,1x1015 cm2,Tilt: 45°），Arsenic（30 keV,2x1015 cm2,Tilt: 7°）， Phosphorus（20 keV,2x1015 cm2,Tilt: 22°）。如果是製作 P-Channel FinFET 時則是使用 N-Type Wafer，則離子佈值劑量需分二次 Implant，
BF2（8 keV,2x1015 cm2 ,Tilt: 45°），BF2（10 keV,3x1015 cm2 ,Tilt: 7°）。 最後頇透過退火步驟，使離子佈值所摻雜的元素能順利活化(Dopant
關係所造成晶圓表面的晶體結構破壞，因此需要透過退火製程將晶格 的損傷修復，傳統爐管退火過程需要相當長的時間，但長時間退火會 造成過多摻雜物擴散，這樣的缺陷對小尺寸元件是無法容忍的，因此 選擇使用快速熱退火(Rapid Thermal Annealing, RTA)， RTA 不但升溫 快速，又能夠減少摻雜離子在退火過程中的擴散效應，而且具有絕佳 的熱積存(Thermal Budget)控制能力，離子佈值透過退火恢復損傷所 需要的製程溫度是較高溫的，但考慮到 HKMG 所沉積的高介電常數 的閘極介電材料，因溫度過高產生晶相鍵結的問題，因此暫時將退火 溫度控制在 500°C 至 700°C，期望能在這範圍內找到最適合的退火條 件。
4-2 初始結構 Fin-Shaped FET 製程失敗分析
經過一長串複雜實驗後，終於將 FinFET 元件製作完成，但在電 性量測方向，IDVG始終出不來，因此開始反思是否元件製作環節上 出了問題，因此先使用 FIB (Focused Ion Beam,)之 Top View 分析，從 圖 4-7 發現原始第一版光罩的第一道 Fin 是曝光失敗的，原因可能是 出在於當時為了得到奈米化的鰭線寬，因此過分的使用乾式蝕刻 (TCP9400)將光阻 Trimming 時間秒數過長，以至於最後光阻線寬呈現 的歪斜現象，根本已經不是一條筆直的光阻線寬，在這樣的基礎下，
硬是再用乾式蝕刻(TCP9400)吃出 Fin 的高度，然後透過熱氧化方式 成長 Dry Oxide，對 Silicon 本身線寬進行二度微縮，才造成已經殘破 不堪的 Fin MESA 斷裂，或者是設計多根的 Fin，在蝕刻時根本吃不 出想要的 Multiple Fin MESA 圖案。
再者是(閘極)Gate 設計，由於當初只將重點放在鰭型線寬結構 設計上，這道光罩本身能否成功曝出奈米化線寬，因而疏忽了疊完 HKMG 後，所需用到的 Gate 這道光罩結構設計，從 4-8 圖可明顯發現，
由於當初設計 Gate 長度過長，切 Gate 與 Dummy Gate 間距太過密集，
導致顯影失敗，因此從這次實驗失敗中擷取教訓，以此挫折為基礎，
為下一款新型結構的鰭型電晶體提供了思考的方向與改善的空間，因
Gate 這道光罩也必頇重新設計。
4-3 新型結構 Fin-Shaped FET 製程失敗分析 量出好的電性，因此一樣使用 FIB (Focused Ion Beam)之 Top View 分 析，初步從元件結構外觀來分析問題的癥結點，此次分析位置主要是
來了解元件內部真實狀況，透過切 Cross Section 來分析元件結構，如 圖 4-10 可發現鰭型線寬似乎已經成功曝光至奈米級線寬，但礙於 FIB(Focused Ion Beam)機台 SEM 量測極限，因此無法實際量出鰭型 線寬的值大小為多少，但單純從 Cross Section 情況看來，問題點似乎 是出在鰭型線寬上方被一層厚厚的白色物體所包圍著，猜想應該是 PECVD 所沉積的 SiO2扎扎實實的包著 Fin Width 兩側及 Fin Width 頂
情 況 必 頇 再 透 過 場 發 射 穿 透 式 電 子 顯 微 鏡 (Transmission Electron Microscopy , TEM)來做更進一步的分析。
4-3-2 TEM (Transmission Electron Microscopy)分析
將上述元件所切的 Cross Section Sample 進一步送 TEM 分析，從 圖 4-11 我們發現多根的 Fin 似乎都已經形成所謂奈米鰭/奈米牆結構，
與之前畢業學長論文所完成的鰭型電晶體之鰭型線寬，如圖 4-12，結 構相比，Fin 的高度皆在 280nm~290nm，至於 Fin 的寬度，學長所完 成的鰭型線寬，在頂端部分 Fin Width:60nm 上下，而中間最細部 分:5nm 左右，比起我在論文中成功製成奈米鰭/奈米牆結構，在頂端 部分約 25nm 上下，而在中間最細部分則可達到 10nm 以下線寬，而 且是觀察兩根 Fin 結構皆如此，如圖 4-13，因此確定在 Fin 線寬上可 說是完成奈米鰭/奈米牆結構，至於為何電性量測方面，IDVG量測出 不來原因，透過 TEM 圖片分析與 X 射線能量散佈分析儀 (Energy Dispersive X-ray Analyzer, EDS)材料分析，如圖 4-14，確定 Fin 的外 圍被一層厚厚的 SiO2包圍著，外層 Metal 因為 SiO2緊緊包圍而無法 接觸到 Fin 頂端的 Silicon，導致閘極無控制能力。
4-3-3 MESA MOSFET 之電性量測
儘管 FinFET 電性上，量不出 IDVG，但就 P/N Junction 來看，特 性是不錯的，如圖 4-15，在 p+ region 給偏壓，矽基板設為接地，On/Off Ratio 約至少 6 個 Order。因此可以證明 TCAD 模擬預測元件所得到 的離子佈植劑量是值得參考的，因此只需要想辦法改善 Gate 控制能 力，就能使 IDVG特性顯現出來。
在設計此款新光罩時，為了防止 FinFET 可能無法成功完成，因 此在光罩結構設計上新增一款非 FinFET 之大面積的 MESA MOSFET，
如圖 4-16，此結構設計是將高介電材料 HfO2與 MESA 結合為 HKMG 的 MESA MOSFET，由於 H-K 材料的特性，使元件有顯著的改善，
圖 4-17 為在退火溫度 550°C，N-Channel MESA MOSFET 在 VD=0.2V VG=-2~2V 電晶體之 IDVG，可以看出 On/Off Ratio 約 6 個 Order。圖 4-18 為在退火溫度 700°C，P-Channel MESA MOSFET 在 VD=0.2V VG=-3~3V 電晶體之 IDVG，可以看出 On/Off Ratio 約 6.5 個 Order。
4-4 Fin-Shaped Tunnel FET 元件製作後續製程 Alignment 的問題發生，因此會造成後續離子佈植(Ion implantation) 在對準時，使得 LG並非如我們所預期那樣，甚至再兩次 Implant 之後，
會造成 LG區域重疊，致使元件良率下降， 所以閘極(Gate)和源/汲極 (Source/Drain)間的奈米線間會有一段本質區域(Intrinsic) ，透過這樣 方式就能有效排除 Miss Alignment 的缺陷，但是也可能衍生另一個缺 點，在這段區域有可能會造成能帶到能帶間穿隧(Band-To-Band