驗是在傳統矽基板(Bulk Silicon)上，使用波長 365nm 黃光微影製程，
而非電子束直寫（E-beam Direct Write, EBDW）方式，再透過 Dummy 設計以保護，與鰭型電晶體之鰭型結構本身設計做改善，以避免顯影 時被沖斷，再者透過水平爐管熱氧化(Oxidation)方式，進一步對 Fin 本身進行二度線寬微縮，才有辦法將鰭線寬(Fin Width)縮至奈米鰭/
奈米牆線寬，如第三章(奈米鰭/奈米牆之試製)所介紹，最後將其運用
在電晶體上，而在 HKMG 堆疊上，透過高介電常數（High Dielectric Constant, H-K)的閘極介電材料，來改善因元件等比例縮小化過程，
所造成的原件內部漏電(Leakage)問題，由於傳統製程使用的 SiO2做 為閘極氧化層的技術，隨著元件微縮，閘極氧化層(SiO2)厚度也隨之 越來越薄，因而被高介電常數材料所取代，由於其良好的熱穩定性和 高介電係數，而被視為取代二氧化矽作為閘極氧化層的材料的最佳選 擇。本實驗透過原子層沉積系統(ALD)，將高介電常數材料，如 HfO2， ZrO2，甚至更進一步將兩者元素透過 1:1 比例摻雜，形成所謂鐵電材 料 HfZrOx，也嘗試摻雜不同比例 Al2O3於 HfO2上，形成另一款鐵電 材料 HfAlOx，期許透過鰭型電晶體上搭配鐵電材料，藉由負電容(NC) 效應來改善元件特性。
但從第四章(奈米鰭/奈米牆之電晶體應用)的 TEM 圖片中赫然發 現，使用 PECVD 在 Fin MESA 上沉積 SiO2做為場區氧化層(Field Oxide)，但是透過 Dry Etching 與 Wet Etching 搭配，仍然無法將鰭型 線寬上的 SiO2蝕刻乾淨，由於外層所堆疊 HKMG，因為 SiO2緊緊包 圍而無法接觸到 Fin 上方的 Silicon，導致閘極無控制能力，因而無法 進一部驗證上述所言，在 HKMG 堆疊上，使用幾款不同閘極介電材 料及鐵電材料對元件所造成的改善差異。倘若能將鰭型線上的 SiO2
5-2 建議與討論改善事項
延續不同閘極介電材料及鐵電材料搭配鰭型電晶體的概念，如果 成功將鰭型線寬上的 SiO2吃開，使閘極有控制電流能力，再搭配上 本實驗室於一般 MOSFET 製程，於同樣的 HKMG 堆疊條件上，從原 本的 Gate First 製程改成 Gate Last 製程，已成功驗證先透過高溫退火 將主動區(Active Region)完全活化，Gate Last 製程優勢在於，一般 Gate First 製程在元件完成後的退火活化，在溫度上選擇，為了避免高溫退 火使介電層結晶過大，導致閘極之漏電大幅提升，因此選擇 Gate Last 製程，在主動區先透過 1000°C 以上高溫完全活化，再將 HKMG 堆疊 後的活化上溫度選擇，就無需再顧慮到主動區，由元件電性量測上可 知 Gate Last 製程所測得 Subthreshold Swing (SS)，確實是比 Gate First 製程要來的好，且透過一般 MOSFET 製程，於 HKMG 堆疊上的的鐵 Gate 光罩，以 NDL 黃光微影，目前現行解析能力，iso-Line 為 0.35μm，
與目標線寬規格誤差為±10%情況下，我所設計 FinFET 的 LG最大線 寬為 0.4μm，因此假設將曝光對準所造成的±10%誤差暫時不列入考 量，期許 Gate Last 製程與 FinFET 結構搭配下，應該對元件電性上 會有更大幫助。