利用波長365nm黃光微影製程之奈米微結構

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(1)國立臺灣師範大學光電科技研究所碩士論文 Institute of Electro-Optical Science and Technology National Taiwan Normal University. 利用波長 365nm 黃光微影製程之奈米微結構. Nano-Scale Structure with Lithography Process by Wavelength 365nm. 指導教授：李敏鴻. 博士. 研究生：郭峻岳. 中華民國一○六年七月.

(2) Publications 1. M. H. Lee*, S.-T. Fan, C.-H. Tang, P.-G. Chen, Y.-C. Chou, H.-H. Chen, J.-Y. Kuo, M.-J. Xie, S.-N. Liu, M.-H. Liao, C.-A. Jong, K.-S.Li, M.-C. Chen, and C. W. Liu, “Physical Thickness 1.x nm Ferroelectric HfZrOx Negative Capacitance FETs, ” in Technical Digest, International Electron Device Meeting (IEDM), pp. 306-309, San Francisco, Dec. 3-7, 2016 2. M. H. Lee*, P.-G. Chen, S.-T. Fan, J.-Y. Kuo, C.-H. Tang, H.-H. Chen, and C. W. Liu, “The Design of Si/SiGe-Based Face-Tunneling FET for Low Power and Appropriated Applications in the IoT Era, ” Materials Research Society (MRS) Spring Meeting & Exhibit, ED7.4.04, Phoenix, Arizona, Apr. 17-21, 2017. 3. M. H. Lee*, P.-G. Chen, S.-T. Fan, C.-Y. Kuo, H.-H. Chen, S.-S. Gu, Y.-C. Chou, C.-H. Tang, R.-C. Hong, Z.-Y. Wang, M.-H. Liao, K.-S. Li, M.-C. Chen, and C. W. Liu, “Negative Capacitance FETs with Steep Switching by Ferroelectric Hf-based Oxide, ” International Symposium on VLSI Technology, Systems and Applications (VLSI-TSA), T3-1, Hsinchu, Taiwan, Apr. 24-27, 2017. 4. M. R. Jiang*, C. Y. Kuo, J. -W. Lee, E. R. Hsieh, M. H. Lee, Steve. S. Chung, “Negative Capacitance FETs with Steep Switching by Ferroelectric Hf-based Oxide, ” International Electron Devices and Materials Symposium (IEDMS), Taipei, Taiwan, 2017.. I.

(3) 中文摘要鰭型電晶體有利於微縮以獲得更好閘極控制能力，本實驗欲透過波長 365nm 黃光微影製程方式，而非電子束直寫（E-beam Direct Write, EBDW），將鰭型線寬曝光至奈米鰭/奈米牆，但若只是單純使用一般黃光微影製程的極限，是無法將線寬曝至奈米等級之理想值，故欲透過 Dummy Fin 設計以保護與光罩本身結構設計，避免顯影時被沖斷，再者透過水平爐管熱氧化 (Oxidation)方式，進一步對 Fin 本身進行二度線寬微縮，才有辦法將鰭型線寬(Fin Width)微縮至奈米級的線寬，而本論文則將奈米鰭/奈米牆成功達到 8 奈米線寬。. 關鍵字：鰭型電晶體、鰭型線寬、奈米鰭/奈米牆、黃光微影 II.

(4) Abstract Fin-type transistor has well gate control capability. This study will investigate photo lithography process to reach the nanometer scale fin/wall by wavelength 365nm without E-beam writer. We will design the dummy layout to protect and avoid damage the Fin. In order to further reduce Fin width, the thermal oxidation process is used to comsumpt Si and obtains the nano-scale line width. The nano Fin/wall is successfull demonstrated with Fin width 8nm in this thesis.. Keyword:fin-shaped FET, Fin width,nano Fin/wall,photo lithography. III.

(5) 致謝首先非常感謝我的指導教授，李敏鴻教授的指導，在這兩年裡給予課業上細心教導與實驗上全力支持，讓我得以在碩一期間就在台北學校將所有課程修得完畢，碩二期間則是由於老師的大力支持，讓我得以在新竹 NDL 全力在實驗上衝刺，一路走來，老師給予的指教已經不再只是侷限於課業上的專業知識，更多的是社會上人與人相處間的小細節，儼然從這一次又一次的教導中默默地讓我們了解，研究生的生活就像是個小型的社會圈底下的縮影，因此必頇開始學會對自己所做所言表現出負責任的態度。也非常感謝實驗室大學長，陳品光及當初提拔我，得以順利進到李敏鴻教授這個實驗室的團隊，劉謙學長，另外更需要同儕的支持與相伴，非常開心獲得同屆的唐啟軒同學，唐老大的關照，以及陳宣翰，陳大大的關懷，讓我們實驗室裡時不時皆充滿著歡笑聲，而唯一遺憾的是當年一起打拼的同屆唯一女生，予雯，由於太盡心盡力於實驗上忙碌，導致身體不堪負荷休學，沒能一同畢業，是我們這屆同學心中小小的遺憾。再者必頇感恩的是在我們碩一期間，由碩二所指導我們成長的，劭農、孟傑、紹嘉、及俊葳，在我們剛進入研究生懵懂無知的時候，給予關懷與指教。接著也非常謝謝後續加入的新生，昱辰、翔升、政穎、世堯、若純與俊孙，一路走來要感謝的人實在太多了，於是就感謝天罷。. IV.

(6) 目錄 Publication………………………………………………………………..………I 中文摘要………………………………………………………………….…….II Abstract…………....……………………………………………………………III 致謝…………....…………………………………………………………….…IV 目錄……………………………………………………………………………..V. 第一章黃光微影 1-1 曝光機及其光源…………………………………………….......................2 1-2 乾式微影轉為濕浸式微影…………………………………………….......5. 第二章奈米微結構文獻與應用 2-1 鰭型電晶體實作文獻……………………………………………......……10 2-1-1 奈米噴印成像技術（Nano-Injection Lithography, NIL）…………….10 2-1-2 雙重曝光微影(Double-Patterning Lithography). ……………...…….11. 2-2 奈米線場效電晶體應用於生醫檢測技術……………………………......12 2-3 微機電系統 (Micro Electro Mechanical System, MEMS)應用…………13. 第三章奈米鰭/奈米牆之試製 3-1 實驗動機…………………………………………...……………………...15 3-2 鰭型場效電晶體 Fin-Shaped FET 元件製作流程…………………….....17 3-3 奈米鰭/奈米牆之線寬試製…………………………………………...…..19 3-3-1 鰭型線寬(Fin Width)微縮………………………………………...…...20. V.

(7) 3-3-2 I-line 黃光微影導入 Dummy 設計……………………………………..25 3-3-3 利用薄光阻之 I-line 黃光微影………………………………...............28 3-3-4 鰭型電晶體之鰭型結構設計…………………………………………32 3-3-5 新型結構鰭型電晶體之 FEC 測試………………………....………....36 3-3-6 薄光阻之乾式蝕刻 Trimming………………………………………....38 3-3-7 奈米鰭/奈米牆之試製完成………………………..……….……..…..42. 第四章奈米鰭/奈米牆之電晶體應用 4-1 Fin-Shaped FET 元件製作後續製程…………………………………........50 4-2 初始結構 Fin-Shaped FET 製程失敗分析……………………..…………58 4-3 新型結構 Fin-Shaped FET 製程失敗分析……………………..…………60 4-3-1 Top View 及 Cross Section 分析………………….………............……60 4-3-2 TEM (Transmission Electron Microscopy)分析……………….….…...62 4-3-3 MESA MOSFET 之電性量測……………………………….................66 4-4 Fin-Shaped Tunnel FET 元件製作後續製程………………………….......69 4-5 Fin-Shaped Tunnel FET 製程失敗分析…………………...……………....73 4-5-1 Top View 分析……………………...………………………....................73 4-5-2 電性量測……………..………………………………………………....74. 第五章結論與討論 5-1 綜合結論…………………………………………………………………..75 5-2 建議與討論改善事項……………………………………………………..77. 參考文獻 …………………………………………………………….…79 VI.

(8) 第一章. 黃光微影. 將光罩(Mask)上的圖形轉移到矽晶圓上所使用的方法就稱之為「黃光微影技術」，而所謂的微影:就是利用光罩、光阻以及特定波長的光源，將設計好的圖案轉印至晶圓表面的技術。微影技術(Lithography)，可以說是半導體產業的基礎，積體電路、半導體之所以能快速發展，晶片功能越來越多的情況下、價格卻是越來越便宜，可說是全都歸功於微影技術的日新月異，因此積體電路 IC 製程的關鍵技術，就是「微影技術」，也是半導體製作流程中最關鍵的核心技術，然而在不同微影技術上，又以光學微影是最為重要，因為光學微影技術的成本效益佳，因此最適合應用於半導體的量產加工需求上[1]。光學微影之所以能成為半導體製程主流，原因在於光學微影可應用於大量生產、製造，且有速度快、解析度佳、成本低廉等等相關優勢，是其他微影技術或進階微影製程所難以望其項背的[1]。隨著半導體製程進入奈米世界裡，開始有一派人士思考是否該從過去的黃光微影，改採用電子束微影（Electron Beam Lithography），也就是所謂的電子束直寫（E-beam Direct Write, EBDW），可處理奈米解析度的製程需求，但卻受限於設備較昂貴、產量低等問題，使得電子束微影無法如同黃光微影這樣，進行積體電路晶片的大量生產。電子束微影通常是被用在開發新世代產品的用途上，由於電子束直寫系統不需要應用到光罩，因此可節省光罩製作成本，此外電子束微影對比黃光微影，優點在於其，製作困難度相對較低、成本相對低廉等優勢，但缺點就是生產速度較慢，因此無法廣泛使用在業界的元件生產應用上。. 1.

(9) 1-1 曝光機及光源進行黃光微影時，將光罩上的圖形轉移到矽晶圓上所使用的機台就稱為「曝光機」，從最早期半導體工業中所使用的接觸式與近接式投影機，到了目前廣泛使用在學界與業界的步進機，如表 1-1；因為圖形轉移的方式是「一步一步地(Step By Step)」，因此又稱為「步進機(Stepper)」[2]，如圖 1-1，原理與照相機很相似。曝光機所使用的光源是高能量、高純度、光束集中的紫外光氣體雷射，這種氣體雷射大部分是「準分子雷射(Excimer laser)」，可以將光阻的化學鍵結變鬆散(正光阻)或變堅固(負光阻)，最常使用的紫外光波長種類如表 1-2[2]。所謂準分子雷射（Excimer Laser），是指在雷射的介質中，使用稀有氣體和鹵素等混合氣體的紫外線（UV）雷射，具代表性的例子有 ArF 準分子雷射（波長 193nm）、KrF 準分子雷射(波長 248nm)、 XeCl 準分子雷射（波長 308nm）、XeF 準分子雷射（波長 351nm）。準分子雷射散發的紫外光，擁有高光子能量以及非常高的尖峰功率 [3]，因此在半導體製程中，黃光微影作為光源是再適合不過。波長大於 300nm 紫外光的水銀燈光譜，為目前普遍在學界使用的 I-line 黃光微影，如圖 1-2。波長小於 300nm 的紫外光又稱為「深紫外光(Deep Ultraviolet, DUV )」，是目前積體電路，線寬 65nm 以下所使用的主要光源。使用不同波長的紫外光，必頇配合不同的光阻材料，而且紫外光的波長愈短，製作出來的積體電路線寬愈小，因此目前積體電路曝光機所使用的紫外光波長將朝向越來越短的趨勢發展 [4]。. 2.

(10) 3.

(11) 4.

(12) 1-2 乾式微影轉為濕浸式微影隨著半導體製程技術蓬勃發展，一路從 0.13 微米、90 奈米到 65 奈米製程，當時微影技術曝光使用的光源，是波長 193 奈米的紫外光，因此如果要曝出更細的線寬，就必頇再把波長縮短，但受於雷射光源的限制，下一步就必頇採用波長 157 奈米的光源，當時半導體業界都把 157 奈米乾式曝光機當成是理所當然的下一個世代的曝光技術希望，儘管在，鏡頭、光罩等光學零件都很難生產，且成本很高的情況下，國際微影設備相關大廠照樣投入好幾億億美元的預算在 157 奈米曝光機技術上。但幾年下來，鏡片所需的高品質材料和光阻的透明度一直無法有更進一步突破，因此無法在晶片刻出更精密的電路，但又提不出解決辦法來，157 奈米波長的曝光技術似乎已經走到山窮水盡 [6]。但其實早在半導體製程技術出現瓶頸的十幾年前，台積電奈米影像技術研究發展副總經理:林本堅，就已經預見到乾式顯影技術的盡頭。1987 年，他建議如果微影技術想要再有更進一步的發展，就必頇從乾式轉向浸潤式。2002 年，他提出與其在技術極限的 157 奈米波長繼續鑽研下去，倒不如回頭善用 193 奈米波長的光源，用水把有效的波長縮成 134 奈米，比 157 奈米更短[6]。浸潤式微影概念，有點類似物理學家阿米西（Giovanni Battista Amici）曾在義大利佛羅倫斯的實驗室，把一滴液體加在標本上方，藉此改善顯微鏡的成像品質，如圖 1-4。林本堅副總經理在 193 奈米乾式微影鏡的鏡頭前滴上一層一公釐至二公釐的水，讓波長變短。193 奈米光波透過水的折射率:1.44，把它一除就得到 134 奈米波長的光，這就是所謂的:193 nm 浸潤式微影 (193 nm immersion lithography) [6]。過去乾式微影是在無塵室中，. 5.

(13) 以空氣為媒介進行，透過光罩直接在晶圓上曝光，而浸潤式微影則是以水為透鏡，在晶圓與光源間注入純水，如圖 1-4，波長光束透過「水」為介質，會縮短成更的短波長，因此可以應用在更細小的線寬製程上。 2003 年，艾司摩爾(ASML)，全球最大晶片微影設備供應商，研發的浸潤式微影機台問世，主導了市場的規格，包括 IBM 在內的十家廠商，都放棄 157 奈米的機台，轉而跟進。後來浸潤式微影技術繼續做了改進，例如鏡頭跟晶片之間放的不是水，而是其他液體的話，還有可能把線寬曝的更細[8]。林本堅副總經理提出以水為介質的 193 奈米浸潤式曝光機，是半導體製程技術可以一直微縮至 28 奈米、20 奈米、16 奈米等先進製程的重要關鍵突破，根據 IEEE 統計，現今半導體產業 85%的電晶體都是用 193 奈米浸潤式曝光機生產，再者，193 奈米浸潤式曝光機也是半導體產業壽命最常的微影設備，對比之前 248 曝光機、193 乾式曝光機等，193 奈米浸潤式技術可以從 65 奈米、40 奈米、28 奈米、16 奈米、10 奈米製程，延續的技術製程世代相當廣[9]。既然光源的波長越短，製作出來的積體電路線寬愈小，那麼何不嘗試將光源換成只有 13.5 奈米的超紫外光，是否就可以突破 10nm 製程極限，但很可惜的是，這種超紫外光有個極大的缺陷，就是任何材料都很容易吸收這個波長的能量。在傳統的曝光過程中，光源必頇多次穿過透鏡，才聚焦到晶片上，如果以超紫外光取代光源，幾乎所有的能量都會被透鏡吸收，所以整個曝光過程都得重新設計，將透鏡一律改為反射鏡，光罩也得改成反射式，因此光其重新設計成本與光罩製作困難等就是一大考量[10]。. 6.

(14) 7.

(15) 第二章奈米微結構與文獻所謂奈米材料是指在 1～100 奈米之間的微小物體，而廣泛的定義則是：三維中至少有一維處在奈米尺度範圍內；這裡所說的三維就是物體的長、寬、高，只要任一維度小至奈米尺寸，就可稱此物體是奈米材料[11]。奈米材料依維度可分為零維、一維和二維:零維奈米材料是指長、寬、高三維尺度都在奈米尺寸內，形狀是點狀，例如奈米粒子、分子團、量子點等，一維奈米材料是指長、寬、高三維中的寬與高二維都是奈米尺度，形狀是長條狀，例如奈米絲、奈米棒、奈米管、奈米帶等，二維奈米材料則是指長、寬、高三維中僅有高度是奈米尺度，形狀是平面，例如奈米薄膜、超晶格等[11]。奈米材料具有傳統材料所不具備的奇異或反常的物理、化學特性，如原本導電的銅到某一奈米級界限就不導電，原來絕緣的二氧化矽、晶體等，在某一奈米級界限時開始導電。這是由於奈米材料具有顆粒尺寸小、比表面積大、表面能高、表面原子所占比例大等特點，以及其特有的三大效應：表面效應、小尺寸效應和宏觀量子隧道效應 [12]。一維奈米材料因為它們的特殊結構和幾何形態，因而具備許多獨特的性質，例如場發射特性、壓電效應和優良的光電特性，因為具有 8.

(16) 以上這些特性，使得一維奈米材料的研發越來越受注目，相關應用的發展也越來越熱烈，一維奈米材料大致可以分為 4 種，分別是奈米管、奈米線、奈米柱與奈米帶[13]。其中又以奈米線的發展在各各相關領域的應用最為新奇，例如: 奈米線的體積微小，可使閘極更有效地控制通道，以抑制短通道效應，所以促成高性能的奈米線場效電晶體之產生;利用其尖端放電效應，可以把它應用於電子場發射器;細長的結構並有機械和電場作用的可偏折性，故可構成新型的相關元件;藉其本身的高表面積/體積比，奈米線內部的載子傳輸對表面電荷變化有高度的敏感性，促使生化感測器之發展邁向新的紀元[14]。一般奈米線依據其材料性質可分為金屬奈米線與半導體奈米線，前者可用於金屬聯線、電子場發射器、與探針等用途，後者則可用於研製多種電子元件，然而在眾多半導體奈米線材料中，又以矽奈米線的應用最具有潛力，原因在於矽材料本身的成本低廉，且又有良好的特性與先進成熟的製程技術。形成奈米線的方式主要可分為「由大到小」(Top-down)與「由小到大」(Bottom-up)兩大類。前者主要以蝕刻及微影的方式，於一基板上定義形成奈米線結構:後者則是以沉積合成的方式製成[14]。. 9.

(17) 2-1 鰭型電晶體實作文獻 2-1-1 奈米噴印成像技術（Nano-Injection lithography, NIL）國家奈米中心(NDL)於 VLSI 2013 發表製作 6T FinFET SRAM 的論文，文中提到:使用奈米噴印成像技術(Nano-Injection Lithography, NIL)於矽基板上形成 Fin Pattern，相較於一般傳統光學微影成像技術，採用類似模具印刷方式的奈米噴印，可省去光阻及光罩使用，再透過 HDPCVD 沉積與 Etching，形成淺溝槽隔離(Shallow Trench Isolation, STI)來絕緣，接著使用黃光及蝕刻將 Tall Fin 及 Short Fin 定義出來，最後堆疊 HKMG 後，一樣透過奈米噴印成像技術(NIL)形成 Gate，再經過 Etching 與 Implant 將其元件完成，如圖 2-1，並應用於靜態隨機存取記憶體(SRAM)上。. 10.

(18) 2-1-2 雙重曝光微影(Double-Patterning Lithography) 根據文獻，由全國碩博士論文系統查詢得知，交通大學電子系林鴻志教授所指導學生周涵孙於 101 年度碩士畢業論文「利用雙重微影成像法製作多晶矽鰭式場效電晶體元件之特性研究」，已有雙重曝光 (Double-Patterning)的手法應用於實驗上，利用 I-line 光學步進機與雙重微影成像法，透過兩者搭配來製作 P 通道多晶矽鰭式場效電晶體 (FinFET)。在這種雙重微影成像技術上，使用了兩道不同光罩，藉由兩次微影和兩次蝕刻來形成定義 Fin MESA，如圖 2-2，之後再用同樣方式形成閘極圖形，如圖 2-3，這樣不僅能夠製作出鰭型寬度(Fin Width)與閘極長度(gate length)小到 80nm 的多晶矽鰭式場效電晶體，且同時擁有控制良好的關鍵尺寸，並在製程上有不錯的均勻性。. 11.

(19) 2-2 奈米線場效電晶體應用於生醫檢測技術矽奈米線電晶體在 2001 年首先由哈佛大學的 Lieber 教授團隊所提出[17]，利用不同的辨識元固定在矽奈米線表面去捕捉不同的目標生物分子。由於矽奈米線表面分子產生鍵結時會改變奈米線的導電度，因此具備了無頇標定、即時監測以及高度靈敏等特性。國家奈米中心(NDL)，施俊宏工程師，於第 23 屆奈米元件技術研討會(SNDT)所發表: 奈米線場效電晶體應用感測元件之應用，文中提到將 NDL 實驗室原有的 CMOS 技術與 FinFET 技術連結，並透過製程步驟減化製作出低溫多晶矽的奈米線，再透過離子佈植與低溫退火方式形成元件，用以模擬生物感測儀器，如圖 2-18，透過電性的靈敏度及穩定度來做測試，當上電極注入不同電流時，測試其基本電性，當電荷注入不同電性時，藉由臨界電壓的不同，來對應不同生物化學電性反應的對照，透過此實驗印證了奈米線場效電晶體運用於感測元件上的可行性，並且發現奈米線寬度對感測元件的穩定度與靈敏度是非常重要的。. 12.

(20) 2-3 微機電系統 (Micro Electro Mechanical System, MEMS)應用微機電系統(MEMS)在概念上是結合半導體製程技術與精密機械技術，來製造微小元件及功能整合的微系統，利用此製造技術可使產品因微小化而提高其性能、品質、可靠度及附加價值，同時可降低製造成本，其應用可製造低成本的感測器及致動器。國家奈米中心(NDL)，秦啟航與李昇憲教授，於第 20 屆奈米元件技術研討會(SNDT)所發表: CMOS-MEMS 共振式閘極陣列電晶體，文中提到利用 TSMC 035μm 2-Poly-4-Metal CMCS 平台完成擁有次微米間隙的共振式閘極電晶體，製程完成後的晶片剖面示意圖，如圖 2-19，透過後續製程加工，利用 Wet Etching 將表面 SiO2 蝕刻至露出閘極元件，進而形成空氣間隙，使結構形成懸浮可動之元件，由圖 2-20 呈現 CMOS-MEMS 共振閘極電晶體陣列經過後續製程加工的整體結果。由金屬與二氧化矽組成的雙端自由樑，具有吸附機制，可產生高頻訊號，且可增強訊號的共振式閘極電晶體共振器，再透過巧妙的排列，將電晶體陣列放置於共振式閘極的下方，藉此可有效感應運動訊號並且進行放大，整個後製加工過程優勢在於無頇使用任何黃光微影製程。. 13.

(21) 14.

(22) 第三章. 奈米鰭/奈米牆之試製. 3-1 實驗動機 MOSFET 的結構自發明以來已是目前半導體產業最常使用的一種場效電晶體（FET），而在此結構中最關鍵製程就屬閘極長度（Gate Length）最為重要，因此隨著製程技術的進步 Gate Length 也會隨之變小，不過，製程上並不可能無限制的縮小，當我們將電晶體縮小至 20 奈米左右時，如果想再繼續往下微縮，將面臨物理極限所衍生的許多問題，例如；量子物理中的問題，當 Gate Length 線寬縮至極短時，造成電晶體產生漏電現象(Leakage)，進而抵銷縮小 Gate Length 時所獲得的效益，或者是當通道縮短至某一個程度時，所衍生的短通道效應(Short Channel Effects, SCE)、以及元件製作成產品量產時時，更需要在意其產品使用上的可靠度等相關問題，這些相關缺陷都有可能大大的降低元件本生的特性。因此為了解決這上述相關問題，所作的改善方式，就是導入 FinFET（Tri-Gate）這個概念，三閘極(Tri-Gate) 之鰭式場效電晶體的結構，又稱之為鰭式場效電晶體（Fin Field Effect Transistor，FinFET），把原本 2D 平面式結構的 MOSFET 改為 3D 立體式的 FinFET，因為構造很像魚鰭，因此稱為「鰭式（Fin）」。藉由導入這個技術，能減少因 Gate Length 微縮所導致的漏電現象，且已證明如果能透過增加 15.

(23) 閘極與通道間的接觸面積，藉此增大閘極的控制能力，就能抑制短通道效應的發生。藉由三閘極(Tri-Gate) 之鰭式場效電晶體的結構，可以增加閘極和下層的接觸面積，在傳統的 MOSFET 結構中，Gate 接觸面只有底層的平面，但是如果採用 FinFET（Tri-Gate）結構以後，接觸面將從原本平面拉伸成立體狀，讓原本只有一個面的接觸，提升至三個接觸面積，這樣就可以在保持同樣的接觸面積底下，讓通道微縮至更短，相對地也就造就元件尺寸微小化。根據摩爾定律(Moore's Law)，為了達到較好的元件操作特性與降低製程成本，微縮元件的尺寸是必需的，從早期的 0.18µm，到目前還在持續進行中的，一次又一次突破極限之 10nm 以下製程，在在凸顯了人類科技進步的是日新月異的。然而製程的進步，所仰賴的正是元件的微縮，其幕後功臣正是是隨著科技逐漸進步的微影技術 (Lithography)，但如果採用先進的微影設備製作奈米級的元件，光其所耗費的昂貴成本就足以令產品價格頇高不下，例如 EUV。因此透過波長 365nm 黃光微影製程所製做而成的元件，擁有較成熟的製程技術基礎，與快速的產能及成本降低等相關優勢。. 16.

(24) 3-2 鰭型場效電晶體 Fin-Shaped FET 元件製作流程研究使用標準六吋 P/N-Type Silicon wafer，在閘極(Gate)部分導入 MOS 先閘極(Gate-First)製程技術；在元件製作方面，首先在矽晶圓平面上定義出鰭型平台(MESA)，定義此平台步驟主要是由黃光微影(Photo Lithography)、微縮(Trimming)、蝕刻(Etching)，三種製程合力完成初期 Fin MESA；曝光鰭型圖形後，需使用氧電漿對晶圓上之光阻圖案做鰭型線寬(Fin Width)微縮，此步驟同時也會消耗光阻本身的厚度，因而限制後續蝕刻 Silicon 之深度(Fin Height)，光阻微縮至理想線寬後，再使用 Dry Etching 通入 HBr 氣體，來對 Silicon 做蝕刻，到了這一步，可說是已經完成初步的 Fin MESA 結構。之後必頇對 Silicon 本身的鰭型線寬進行二度微縮；透過熱氧化方式成長 Dry Oxide，再 Wet Etching 浸泡 HF，將其表面氧化而成的 SiO2 蝕刻乾淨，利用此重複動作來消耗矽基板上之 Silicon，方能使鰭型線寬進一步達到二次微縮目的。完成鰭型結構通道後，需透過電漿增強型化學氣相沉積 (Plasma-Enhance Chemical Vapor Deposition，PECVD)沉積場區氧化層 (Field Oxide)，以利元件之絕緣，再來用黃光微影以及乾式蝕刻來定義主動區(Active Region)。之後再堆疊 HKMG，以原子層沉積系統 (Atomic Layer Chemical Vapor Deposition System, ALD)方式，沉積高. 17.

(25) 介電常數（High Dielectric Constant, H-K)的閘極介電材料，接著以濺鍍(Sputtering)的方式鍍上 Metal 作為 Gate，接下來用 Lithography 曝出閘極圖案，之後乾式蝕刻及離子佈植 (Ion Implantation)，閘極金屬及介電層都是使用乾式蝕刻機（TCP9600）來進行蝕刻，最後退火製程使用快速熱退火(Rapid Thermal Annealing, RTA)並於氮氣環境中，圖 2-1 為先閘極之鰭型電晶體製作流程圖。. 18.

(26) 3-3 奈米鰭/奈米牆之線寬試製首先必頇將傳統平面型 MOSFET 電晶體製做成立體的鰭型場效電晶體(Fin-Shaped FET)，為了提高電流密度，元件的微縮是必要的，而鰭型電晶體之元件結構的優勢在於，擁有更小的 Gate Length，卻還能維持住 Gate 控制電流的能力，因此透過波長 365nm 之黃光微影方法，而非電子束直寫（E-beam Direct Write, EBDW）方式，但若只使用一般黃光製程的極限，是無法將線寬曝至奈米等級之理想值，故欲透過 Dummy 設計以保護與光罩本身結構設計，避免顯影時被沖斷，再者透過水平爐管熱氧化(Oxidation)方式，進一步對 Fin 本身進行二度線寬微縮，才有辦法將鰭型線寬(Fin Width)縮至奈米級的線寬，因此期許能在六吋製程中，憑藉著 365nm 光學步進機就能獲得最小之奈米鰭/奈米牆，因此本章節(3-3)會著重在圖 3-1 紅色圈，如何完成 Fin MESA 為主。. 19.

(27) 3-3-1 鰭型線寬(Fin Width)微縮製作鰭式平台(Fin MESA)之黃光微影，此款光罩為沿用學長傳承下來之不透光(Dark)光罩，其鰭型結構如圖 3-2，曝光劑量(Energy) 為:1850J/m2，焦距(Focus)為:0µm，由於使用的是 I-line 黃光微影製程，光學步進機極限值為 0.3μm，因此希望能透過實驗過程來突破機台極限。我們一開始只使用乾式蝕刻(TCP9400)方式將光阻微縮(PR Trimming)，使用通氧電漿之 Recipe:2084(RF Top:700W RF Bot:20W Cl2:30ccm O2:30ccm Time:65s*6)，此步驟必頇為連續性製程，因為考慮到光阻長時間暴露在大氣中，空氣中水氣會進入光阻內使得光阻變質，進而影響微縮效益。當 Oxygen Plasma 在蝕刻光阻時，會同時進行水平蝕刻及垂直蝕刻，其蝕刻比約為 1:3，也就是說當線寬之光阻在水平蝕刻方向，從 0.3μm 蝕刻至 0.1μm，水平蝕刻所消耗的光阻值為 0.2μm，則在垂直方向面，光阻蝕刻所消耗厚度預計為 0.6μm。國家奈米實驗中心(NDL) 之 I-line 黃光微影製程，其一般光阻厚度約落在 0.8μm 左右，經過乾式蝕刻之 Trimming 後，預計光阻剩餘厚度約為 0.2μm，在這樣剩餘的厚度情況下，光阻理當還能承受後續乾式蝕刻，足以抵擋蝕刻出 Fin MESA 圖案所需消耗的光阻值。由於我們的目標線寬是 NDL I-line 光學步進機之機台極限，再往. 20.

(28) 下微縮好幾倍的數值，因此一開始就必頇思考曝光時，所需要用到的光罩圖案，或許可能會對曝光結果產生微量影響，本實驗所用之光罩為 NDL 所製作完成，由於 NDL 製作光罩線寬保證僅 0.4μm，而我們實驗室學長當初所設計之光罩線寬是從 0.3μm 值，逐一往下遞減，因此必頇先使用顯微鏡量測製作完成的光罩玻璃，其光罩玻璃上的圖案，實際鰭型圖案線寬值為多少。在光罩玻璃設計上，學長設計了幾款線寬大小，從 0.3μm 至 0.25μm，表 3-1 為實際使用顯微鏡量測光罩玻璃上線寬大小。使用一般光阻情況下，光阻曝光線寬之大小會與光罩製作而成的玻璃上線寬成正比，且能曝出的線寬大小約落在 200nm 至 300nm，如圖 3-3 因此我們必頇使用 Dry Etching 方式，將光阻做進一步微縮如圖 3-4，從 3-5 的 SEM 圖表統計上得知，在微縮過程中，光阻線寬會隨著乾式蝕刻秒數增加，線寬則會越細，而且不管線寬起始值大小為多少，光阻微縮所蝕刻的速率是差不多的，皆是隨著 Trimming 秒數越久，光阻則越細，但卻也因為微縮時間過長，導致光阻斷裂，即使免強存活下來，卻已經不是一條筆直的光阻線寬，而是呈現波浪狀型態，如圖 3-6。. 21.

(29) 22.

(30) 23.

(31) 24.

(32) 3-3-2 I-line 黃光微影導入 Dummy 設計反覆曝光顯影過程中，我們意外發現:當鰭型線寬設計 Multiple Fin Width，有些設計是無法完全成功曝出多根 Fin，但也不會全數斷裂，多次情況發生是，只有外圍的上下兩根 Fin Width，其中一根至三根斷裂，其餘中間線寬則是成功曝出，如圖 3-7，因此藉由這種反覆發生的情況底下，我們以此為概念，並在一根及多根鰭型線寬外圍多設計上下兩根 Dummy Fin，其功能僅只是保護光阻在顯影時能避免中間主要的 Fin Width 被顯影劑沖斷，但即使 Dummy Fin 最後存活下來，也不會影響兩邊 Active Region 電流導通，因此在鰭型電晶體的光罩結構設計上，我們嘗試導入 Dummy 的概念，在鰭型線寬外圍增加 Dummy Fin 的保護設計，如圖 3-8。從增加 Dummy Fin 保護的結構其曝光情況來看，我們發現有無 Dummy 保護狀況下，著實會對 Fin Width 在顯影時造成很大影響，如圖 3-9，在有 Dummy Fin 保護情況下，鰭型線寬曝光結果是一條筆直的光阻線寬，而在沒有 Dummy Fin 保護情況下，曝光出的光阻線寬，在線寬最中間處的地方會偏細，這就是很明顯在光阻顯影時，光阻線寬被顯影劑衝撞所造成的傷害，在嚴重一點的話，甚至會有往內塌陷的情況發生，其結構有點像是兩座鐵塔已頭對頭的方式連接起來，而在靠近 Active Region 兩側的線寬則會比中間線寬大一些，形成一條. 25.

(33) 非筆直的光阻線寬，多次情況下是直接導致光阻線寬產生斷裂，因此更確定加上 Dummy Fin 設計，確實能改善 I-line 黃光微影製程的現況，不僅提高曝光顯影成功率，更保護 Fin Width 成功曝成一條筆直的光阻線寬。. 26.

(34) 27.

(35) 3-3-3 利用薄光阻之 I-line 黃光微影由於 365nm 光學步進機，曝光極限值為 0.3μm，即使導入 Dummy Fin 設計概念，仍然無法將 Fin Width 曝光至理想的奈米線寬:原因是當光阻線寬非常細小時，若光阻厚度依然為 0.8μm 的情況下，將形成所謂高/寬比值過大的情形，因此在這樣情況下，容易使光阻無法曝光出理想的線寬值，或者使光阻因在過大的高/寬比情況下，光阻直接塌陷至鰭型線寬的兩側，如圖 3-10，高/寬比值過大情況下，導致光阻底層寬度過窄，因此無法承受厚度達 0.8μm 如此厚重的光阻，因而往兩邊塌陷，在這樣的情況下，導致鰭型線寬一但線寬過細，就會因為光阻底層寬度過窄而承受不住，造成光阻塌陷情況一再發生，在 In line SEM 顯微鏡底下可明顯看出，Fin Width 的兩側呈現黑色的情況，如圖 3-10，正是因光阻承受不了如此大的高/寬比，而直接塌陷於線寬 Fin Width 的兩側，形成所謂的顯影失敗，因此與 NDL 許進財工程師多方討論後決定從降低高/寬比著手。在工程師的建議下，決定採用 NDL 自行研發之薄光阻，比起一般光阻厚度為 0.83μm 的情況下，薄光阻厚度減少將近一半，為 0.43μm，大大降低了高寬比的缺陷，透過 I-line 黃光微影之薄光阻與 Dummy Fin 的保護下，成功順利將鰭型線寬曝光至 200nm~210nm，並且是一條非常筆直的光阻線寬，如圖 3-11。. 28.

(36) 儘管已經將 Fin Width 曝光至 200nm 大小的線寬，但距離我們想要的奈米線寬等級依然有段距離，由於當初採用這款薄光阻所使用的曝光劑量，是直接使用一般光阻的劑量，因此一般光阻劑量並非適合直接套用在光阻厚度只有一般光阻一半的薄光阻身上，為了取的薄光阻最佳曝光劑量，需做 FEC 測試(Energy/Focus Matrix)，透過 FEC 測試希望能取得薄光阻最佳曝光劑量，使線寬極限能再往下曝至更細小的範圍，圖 3-12 為使用薄光阻 FEC(Energy:1050 J/m2，Step:100 J/m2， FOCUS:0.6µm，Step:-0.2µm)測試結果，從 SEM 圖表統計上，如圖 3-13 結果中我們發現，即使在 Eneegy:1550，FOCUS:0 的劑量下能曝至 200nm 以下線寬，甚至達到 160nm，但免強將光阻曝光至如此細小的線寬，卻衍生出光阻歪斜的現象，經過多次 FEC 測試，仍然無法使鰭型線寬在保持筆直的狀態下，曝光至 200nm 以下的線寬。多次測試結果皆如此，共同的問題點皆指出， Fin Width 無法在維持非常筆直的情況下，將線寬順利往更細一步進行微縮，反覆實驗所得到的這個結論，迫使我開始思考是否當初鰭型電晶體本身結構設計上就出了問題，才導致即使光阻能順利曝光後，在顯影時仍然導致線寬顯影失敗，或顯影成歪斜現象發生。. 29.

(37) 30.

(38) 31.

(39) 3-3-4 鰭型電晶體之鰭型結構設計圖 3-14 為鰭型電晶體結構在顯影時，顯影示意圖，與工程師多方討論後，發現無法將線寬曝光至更細微的問題點，可能是出在於曝光後的顯影，由於鰭型電晶體之鰭型結構關係，導致顯影時顯影劑的液體流動情況，在接近鰭型線寬的區域形成類似柏努力定律，因而造成顯影液流速過快，才導致光阻顯影失敗、歪斜、甚至被顯影液衝斷等情況發生。因此為了改善以上相關問題，於是決定重新設計鰭型電晶體之鰭型結構，以避免在鰭型線寬區域因類似柏努力定律影響，造成同樣的顯影困境。參考網路上 FinFET 相關結構設計，與國家奈米實驗中心之鰭型電晶體結構設計，如圖 3-15，預測兩種結構模式皆有機會改善上敘問題，因而重新設計了兩款新結構 FinFET，如圖 3-16，此兩款新結構差異主要在於鰭型線寬兩側的 Active Region 是以何種結構形成為主，而這次的設計除了改善鰭型電晶體結構之外，再搭配 3-3-2 章節所提到的 Dummy Fin 的設計保護，並且將 Dummy Fin 距離鰭型線寬的長度，如圖 3-17，列入本次實驗觀察重點，再者也將 Fin Width 兩側的 Active Region 彼此間距長度(可視為 Fin 的長度)大小列入本次實驗觀察重點，如圖 3-18，透過上述兩種變因情況底下，再搭配鰭型電晶體的兩種結構設計，形成三種變數，憑藉這三種變化值來討論對 I-line. 32.

(40) 黃光微影之曝光極限值，期許能夠透過上敘設計變因來跨越 365nm 光學步進機之極限，再設計此結構前，皆以能改善光阻線寬曝光情形為主軸，來設計不同的線寬長度與 Dummy Fin 間距 Single Fin。. 33.

(41) 34.

(42) 35.

(43) 3-3-5 新型結構鰭型電晶體之 FEC 測試在新設計的鰭型電晶體之鰭式結構基礎下，製成一塊的新光罩，由於此結構之 FinFET 曝光劑量尚未清楚，需再重新做一次 FEC 測試來取得最佳曝光劑量，參考前面幾次的曝光經驗，初步撒 Matrix 結論是:「先固定 FOCUS:0µm，Energy:1300 J/m2，Step:50 J/m2」的條件下來曝光，此次曝光結果是使用八吋 SEM(S9260A 線上型電子顯微鏡)機台來觀察曝光結果，如圖 3-19。在固定 FOCUS:0µm 的情況下所做的 FEC 測試結果，決定再採用 Energy:1350、1450 J/m2 為固定，再去改變 FOCUS 值，來取得最佳曝光劑量，如圖 3-20。根據這兩次 FEC 測試過程中，我們大膽假設新結構之 FinFET 是有機會將 Fin Width 曝光至奈米線寬大小，由於撒 Matrix 取得結果與實際固定劑量曝光至整面 Wafer 上所得到的值會有些微差距，因此經過多方嘗試曝光整面 wafer 定劑量測試，最終取得曝光劑量最佳值 Energy:1350~1400 J/m2，FOCUS:-0.1µm。. 36.

(44) 37.

(45) 3-3-6 薄光阻之乾式蝕刻 Trimming 利用薄光阻測得劑量(Energy:1350~1400 J/m2，FOCUS:-0.1µm)來進行整面定劑量曝光，我們發現鰭型電晶體能夠成功曝至最細線寬約 150nm 上下，如圖 3-21，因此需使用乾式蝕刻(TCP9400)方式將光阻線寬做進一步微縮(Trimming)，使用通氧電漿之 Recipe:2084(RF Top:700W RF Bot:20W Cl2:30ccm O2:30ccm Time:60~70s)，此步驟必頇為連續性製程，因為光阻長時間暴露在空氣中時，水氣會進入光阻使得光阻變質，導製微縮效果大幅下降。因此在本實驗中，我們嘗試紀錄 Trimming 時間對光阻線寬影響及 Trimming 前後光阻線寬的變化量，首先我們先以 Trimming 時間對光阻線寬影響，圖 3-22 為光阻曝光後，立即使用 9400 蝕刻分別 Trimming 60S 與 120S，觀察在 SEM 顯微鏡底下的差異性，從圖 3-22 中可發現，使用乾式蝕刻(TCP9400) Trimming120S 比 60S 微縮線寬效果要來的更佳，但從 SEM 圖中可明顯看出 Trimming120S 的結果，造成光阻兩側有明顯焦黑的深色比，研判或許是因為 Trimming 時間過長，導致氧電漿至使光阻產生焦黑狀態，因此在後續實驗中皆已 Trimming 時間不超過 100S 為原則，再者是觀察 Trimming 前後光阻線寬的變化量，從圖 3-23 中發現光阻曝光後，再透過乾式蝕刻 Trimming 70S，確實能有效微縮光阻線寬，且觀察在 Dummy 為 200nm. 38.

(46) 的情況下，由於 Dummy 距離太小，導致光阻在顯影時顯不開，但透過 Trimming 方式能將顯不開之光阻蝕刻乾淨，如圖 3-24，因此證明透過 Trimming 蝕刻能修善顯影顯不開之光阻的缺陷，並且還能將曝光後的光阻進行修飾，使其光阻線寬更為筆直，但建議 Trimming 時間已 100S 內為佳，避免 Trimming 時間過長，如圖 3-22 的(b)，Trimming 120S 結果導致光阻焦黑。從圖 3-25 統計圖中，我們發現不管 Dummy 距離長短，在鰭型線寬兩側的 Active Region 間距為 5μm 情況下，皆能透過 Trimming 方式將鰭型線寬有效率地微縮。. 39.

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(49) 3-3-7 奈米鰭/奈米牆之試製完成經過上敘實驗過程，證明新結構 FinFET 是有能力將鰭型線寬微縮至奈米化線寬大小，且透過反覆 Trimming 測試取得最佳化秒數，結論是當光阻曝光後，應在短時間內進行 Trimming 微縮，且 Trimming 時間勿超過 100S 為最佳，圖 3-21 為本實驗新光罩所設計結構之變因所能曝得線寬大小，曝光後立即使用乾式蝕刻進行 Trimming 70S，如圖 3-26，我們將其整理為一份統計圖，如圖 3-27，從這兩種結構線寬統計圖中，我們得到幾個共通結論，也就是在 Dummy 距離固定情況下，鰭型線寬兩側的 Active Region 間距越長，能曝出線寬會越細，如果是將鰭型線寬兩側的 Active Region 間距固定下，Dummy 距離最佳值為一倍線寬大小為最佳化，在縮短距離則會造成線寬曝光時，顯影顯不開，如圖 3-24，再者隨著 Dummy 距離越大，曝光後的線寬也會越粗。圖 3-28 為本實驗所設計新結構的 FinFET，其鰭型線寬變化所造成線寬曝光成功與否的紀錄表，我將此紀錄表上所記載結果整理成一份長條圖表格如圖 3-29，也可將其視為光阻曝光顯影後，鰭型線寬的存活率大小，從圖中依稀分析，在有 Dummy 保護的情況下，鰭型線寬兩側的 Active Region 間距從 5μm 至 15μm 的情況，皆能百分百曝出線寬，但在 20μm 的情況下，當 Dummy 的距離超過一倍線寬時，. 42.

(50) 則無法曝出，如果是再沒有 Dummy 保護的情況下，免強只有鰭型線寬兩側的 Active Region 間距:5um 才有機會成功曝出線寬，在長的距離皆無法曝出，至於在多跟 Fin 情況下，不管有無 Dummy 保護，能曝出線寬的機會皆有一定機率能曝成功。完成第一步光阻線寬曝光微縮後，則進一步使用 Dry Etching 通入 HBr 氣體，來對 Silicon 做蝕刻，吃出 Fin MESA 的圖形，預計蝕刻至 300nm 高度，但在進行此步驟時，頇考慮薄光阻是否能抵擋 HBr 氣體(Dry etching)的蝕刻力道，避免蝕刻過後，將光阻吃穿，圖 3-30 為使用 NK1500 量測光阻三次厚度，量測位置主要是量測 wafer 兩邊沒有圖案的地方，從一開始曝光成功後，量測第一次，使用乾蝕刻 (TCP9400)進行 Trimming 後進行第二次量測，最後一次量測為 HBr 氣體(Dry Etching)蝕刻出 Fin MESA 後確認光阻最後厚度，仍有 2000A 上下的光阻，證明薄光阻還足以抵擋蝕刻出 3000A 厚度的 Fin MESA。因為 I-line 黃光微影製程之極限，我們希望還能透過 Dry oxide 方式進一步微縮鰭型線寬，透過使用水平爐管熱氧化(Oxidation)方式，進行第二次的線寬微縮，而此次的微縮是指直接在矽晶圓上透過 Dry oxide 方式長出 40nm 的 SiO2，由於 Dry oxide 是屬於消耗性的氧化層沉積，直接在水平爐管內通入氧氣，透過高溫方式沉積，因此會在. 43.

(51) Silicon 表面產生氧化，形成一層薄薄的 SiO2，再透過浸泡 HF 方式將生成的 SiO2 蝕刻乾淨，即可將 Silicon 進一步微縮，表面形成 SiO2 的厚度與濕式蝕刻後消耗掉的 Silicon 比例約為 2:1，假設 Silicon 線寬為 100nm，當我們透過 Dry oxide 沉積 40nm 時，再將表面 SiO2 蝕刻完，會將鰭式平台(Fin MESA)的兩側各消耗掉 20nm 的 Silicon，因此預計最後鰭型線寬約剩 60nm 如圖 3-31，如果重複兩次 Dry Oxide 步驟，讓 Silicon 表面消耗 40nm+40nm，預計最後 Silicon 線寬僅剩 20nm 上下，圖 3-32 為使用電子束離子束雙束系統(Focused Ion Beam, FIB )之 SEM 顯微鏡拍攝 Fin MESA 圖型，確實成功將 Silicon 蝕刻出我們想要的 Fin MESA，並且讓鰭線寬在不同設計條件下，皆有機會蝕刻至奈米線寬。. 44.

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(57) 第四章奈米鰭/奈米牆之電晶體應用 4-1 Fin-Shaped FET 元件製作後續製程此章節主軸主要是接續第三章節(奈米鰭/奈米牆之試製)，定義出鰭型平台(Fin MESA)完成後，將完成的奈米鰭/奈米牆結構應用於電晶體上，圖 4-1 為鰭型電晶體於 Fin MESA 完成後之後續製作流程圖。當 Fin MESA 完成後，需使用 PECVD( Plasma-Enhance Chemical Vapor Deposition)沉積場區氧化層(Field Oxide)，此步驟是屬於全面性的沉積，需在定義完 Fin MESA 的 Silicon 上沉積一層厚度約 400nm 的 SiO2，這層 SiO2 用途主要是為了做為金屬和半導體間的絕緣或者是相鄰電晶體間的電氣絕緣，這種整面覆蓋式的氧化層是最簡單的絕緣製程，從早期的的半導體製程一直沿用到現在，大部分幾乎都是使用這種技術來絕緣，因此當 PECVD 在 Silicon 上沉積一層 400nm 的 SiO2 時，除了會在沒有 Pattern 的矽基板上覆蓋一層厚厚的 SiO2，也會沿著 Fin MESA 結構:鰭型線寬及鰭型線寬兩側的 Active Region(又可稱之為 PAD)上覆蓋上一層厚厚的 SiO2，如圖 4-2，原本理想狀態下:希望沉積完 SiO2 後，鰭型線寬 Silicon 上的 SiO2 厚度能跟大部分. 50.

(58) 沒有 Pattern 的地方厚度差不多，但從電子束離子束雙束系統(Focused Ion Beam, FIB )之 Top view 角度來判斷的話，在沉積完 PECVD 後， SiO2 是沿著鰭型線寬的 Silicon 結構，堆疊成如大雪覆蓋一般的水平放置半圓桶型，然而這樣的狀況並非我們所樂見，原因在於這樣的情況會嚴重影響到後續蝕刻 SiO2 至露出鰭型線寬頂端的 Silicon。接著將鰭型線寬兩側的 Active Region，透過黃光微影製程，曝光劑量(Energy):1850 J/m2，焦距(Focus)為 0µm，此道光罩為 Clear，主要是沿著鰭型線寬兩側的 Active Region 往內縮小 1µm 圖型來設計，如圖 4-3，曝光此道光罩目的是為了將兩邊 PAD 上所沉積的 SiO2 蝕刻乾淨，因此選擇使用乾式蝕刻(TCP9400)方式:之所以選擇使用乾式蝕刻，而非濕式蝕刻原因在於，乾式蝕刻是屬於「非等向性蝕刻」，電漿行成的氣體離子在面向 SiO2 的過程中只會向下蝕刻，而不會向下蝕刻一定厚度以後，再轉而向左或右的方向反應，由於乾式蝕刻這非等向性蝕刻的特性剛好符合我們製程上需求:只需要將鰭型線寬兩側的 Active Region 吃乾淨，以利於之後的離子佈植(Implant)，蝕刻 SiO2 的 Recipe:070 (RF Top:320W RF Bot:50W CF4:100ccm Time: Time Mode)，預計蝕刻厚度 400nm。將 Fin 兩邊 PAD 所沉積的 SiO2 蝕刻乾淨後，再將表面的光阻移除，圖 4-4 為使用 9400 蝕刻完鰭型線寬兩側的 PAD 後，使用. 51.

(59) FIB(Focused Ion Beam)拍攝 Top View 圖。從圖 4-4 中判斷 Fin Width 兩側 PAD 已經蝕刻乾淨，再接著同樣使用乾式蝕刻(TCP9400)之方式， Recipe:070，對 Wafer 進行整面性蝕刻 100nm SiO2，之後再透過濕式蝕刻方式，浸泡 HF，預計再消耗 100nm SiO2，透過乾式蝕刻與濕式蝕刻兩種方式搭配，期許能將被 PECVD 全面蓋住的鰭型線寬上方所沉積的 SiO2 蝕刻至露出 Silicon 頂端，如圖 4-5，，經過以上繁複製程完成後，算是為之後堆疊 HKMG 做好事前準備。在定義完鰭式平台(Fin MESA) ，且蝕刻完 HKMG 事前準備後，使用 Class 100 Wet bench STD Clean 做 Pre-Gate 清洗，其中 STD 的部分，包含 SC1、SC2、HF。清洗 SC1 主要是因為在完成 HKMG 事前準備時，Wafer 必頇經過 PECVD 沉積，在進行黃光微影製程，再透過乾式蝕刻與濕式蝕刻，難保經過上述多道製程後，Wafer 可能在某個環節時會沾上不必要的 Particle，進而影響製程的成功率與良率，因此必頇透過 SC1 將晶圓上的雜質清洗乾淨，SC2 則是清洗晶圓表面上的金屬物質，最後 HF 則是將俱生氧化層(Native Oxide)去除。隨著元件等比例縮小化過程，閘極氧化層厚度也隨之越來越薄但相對的原件內部漏電(Leakage)問題也越來越嚴重，因此傳統製程使用的 SiO2 做為閘極氧化層的技術，已經隨著近幾年來普遍使用於半導體產業的高介電常數（High Dielectric Constant, H-K)材料所取代，例. 52.

(60) 如:二氧化鉿，由於其良好的熱穩定性和高介電係數，而被視為取代二氧化矽作為閘極氧化層的材料。閘極介電層 HfO2 物理厚度 5nm，以原子層沉積系統(Atomic Layer Chemical Vapor Deposition System, ALD)方式生長，在沉積高介電常數的閘極介電材料時，我們希望透過 ALD 機台操作，精準掌控 Precursor 蒸氣壓比例狀況，以 H2O:HfO2=60:30 的比例來沉積，如圖 4-6，但礙於奈米中心 ALD 機台狀況的穩定度，因此只能透過調整 Pulse Time 秒數來調控蒸氣壓比例，以盡可能達到上述蒸氣壓沉積比例。隨後再使用濺鍍(Sputtering)的方式鍍上 120nm TaN 作為閘極金屬，由於 HKMG 堆疊頇為連續製程動作，因此使用 ALD 沉積完高介電材料後頇立即使用 Sputtering 鍍上 Metal，原因在於沉積完高介電材料後放置於空氣中，為了避免水氣與高介電材料表面產生反應，應立即鍍上 Metal，而本實驗所鍍 Metal 之機台為 NDL 後段 Sputtering，由於此機台並無 Load-Lock Chamber 裝置，因此一旦破真空開啟腔體後，必頇抽真空三個小時以上，使腔體盡可能達到接近真空狀態，才能避免 Ar 離子再轟擊靶材時撞擊到空氣分子，進而影響 TaN 鍍出來的品質，因此腔體抽真空這個步驟是非常重要且無法省略的。 HKMG 堆疊完成後再曝上最後一道做黃光微影製程做為閘極 (Gate)，曝光劑量:2150J/m2，焦距為:0µm，此道光罩為 Dark。接著使. 53.

(61) 用金屬蝕刻機(TCP9600)將閘極金屬 120nm TaN 以及介電層 5nm HfO2 蝕刻乾淨，使用 Recipe:7061(RF Top:400W RF Bot:125W Cl3:50ccm BCl3:30ccm Time:End Point Mode)通入 Cl3 及 BCl3 氣體進行蝕刻，蝕刻期間需要將蝕刻機之面板調整至光譜訊號圖以利於觀察蝕刻的及時情況。蝕刻出 Gate 圖案後，也就是將 Fin 兩邊 PAD 上沉積的 HKMG 完全蝕刻乾淨，但也有可能有吃過頭的情況發生，但寧可吃過頭，也不能讓 PAD 區域殘留金屬，原因是因為裸露出的 PAD 區域主要是要作為離子佈值區域使用，在此次離子佈植部分，參考實驗室學弟使用 TCAD 模擬預測元件模型，期許能改善 P/N Junction 特性，至於離子佈值參數則是依據製程所使用之 Wafer 所 Dopant 元素來決定，本實驗中製作 N-Channel 及 P-Channel FinFET 兩種，因此在決定離子佈值參數時就必頇避免搞混。當製作 N-Channel FinFET 時是使用 P-Type Wafer，則離子佈值劑量需分三次 Implant，Arsenic （15 keV,1x1015 cm2,Tilt: 45°），Arsenic（30 keV,2x1015 cm2,Tilt: 7°）， Phosphorus（20 keV,2x1015 cm2,Tilt: 22°）。如果是製作 P-Channel FinFET 時則是使用 N-Type Wafer，則離子佈值劑量需分二次 Implant， BF2（8 keV,2x1015 cm2 ,Tilt: 45°），BF2（10 keV,3x1015 cm2 ,Tilt: 7°）。最後頇透過退火步驟，使離子佈值所摻雜的元素能順利活化(Dopant Activation) ，由於離子佈值過程中，高能量摻雜的離子，因阻滯機制. 54.

(62) 關係所造成晶圓表面的晶體結構破壞，因此需要透過退火製程將晶格的損傷修復，傳統爐管退火過程需要相當長的時間，但長時間退火會造成過多摻雜物擴散，這樣的缺陷對小尺寸元件是無法容忍的，因此選擇使用快速熱退火(Rapid Thermal Annealing, RTA)， RTA 不但升溫快速，又能夠減少摻雜離子在退火過程中的擴散效應，而且具有絕佳的熱積存(Thermal Budget)控制能力，離子佈值透過退火恢復損傷所需要的製程溫度是較高溫的，但考慮到 HKMG 所沉積的高介電常數的閘極介電材料，因溫度過高產生晶相鍵結的問題，因此暫時將退火溫度控制在 500°C 至 700°C，期望能在這範圍內找到最適合的退火條件。. 55.

(63) 56.

(64) 57.

(65) 4-2 初始結構 Fin-Shaped FET 製程失敗分析經過一長串複雜實驗後，終於將 FinFET 元件製作完成，但在電性量測方向，IDVG 始終出不來，因此開始反思是否元件製作環節上出了問題，因此先使用 FIB (Focused Ion Beam,)之 Top View 分析，從圖 4-7 發現原始第一版光罩的第一道 Fin 是曝光失敗的，原因可能是出在於當時為了得到奈米化的鰭線寬，因此過分的使用乾式蝕刻 (TCP9400)將光阻 Trimming 時間秒數過長，以至於最後光阻線寬呈現的歪斜現象，根本已經不是一條筆直的光阻線寬，在這樣的基礎下，硬是再用乾式蝕刻(TCP9400)吃出 Fin 的高度，然後透過熱氧化方式成長 Dry Oxide，對 Silicon 本身線寬進行二度微縮，才造成已經殘破不堪的 Fin MESA 斷裂，或者是設計多根的 Fin，在蝕刻時根本吃不出想要的 Multiple Fin MESA 圖案。再者是(閘極)Gate 設計，由於當初只將重點放在鰭型線寬結構設計上，這道光罩本身能否成功曝出奈米化線寬，因而疏忽了疊完 HKMG 後，所需用到的 Gate 這道光罩結構設計，從 4-8 圖可明顯發現，由於當初設計 Gate 長度過長，切 Gate 與 Dummy Gate 間距太過密集，導致顯影失敗，因此從這次實驗失敗中擷取教訓，以此挫折為基礎，為下一款新型結構的鰭型電晶體提供了思考的方向與改善的空間，因此新新型結構 FinFET 的光罩設計，除了第一道的 Fin MESA 之外，連. 58.

(66) Gate 這道光罩也必頇重新設計。. 59.

(67) 4-3 新型結構 Fin-Shaped FET 製程失敗分析 4-3-1 Top View 及 Cross Section 分析由於上述學長所設計的鰭型電晶體結構之光罩所造成的缺陷，已透過鰭型結構上重新設計來改善原本的缺點，因此本小節 4-3-1(Top View 及 Cross Section 分析)所提的 FinFET 元件，是透過我重新設計而成的新型結構之鰭型電晶體所製作而成的原件，再經過同樣一長串的 FinFET 元件製作流程所完成的電晶體，在量測 IDVG 上，卻仍無法量出好的電性，因此一樣使用 FIB (Focused Ion Beam)之 Top View 分析，初步從元件結構外觀來分析問題的癥結點，此次分析位置主要是挑選 Multiple Fin，且兩邊 PAD 距離為 5µm 位置來分析，單純從 Top View 角度所拍攝的照片，如圖 4-9，確定了此款新結構的鰭型電晶體確實能改善 Fin Width 曝光問題，且在修改 Gate 與 Dummy Gate 間距之後，也能成功將 Gate 曝出，因此確定我所設計的這款新結構 FinFET 確實能改善 4-2 章節(初始結構 Fin-Shaped FET 製程失敗分析)所提到的初始結構 FinFET 的問題，但是如果已經解決 Fin Width 與 Gate 這兩問題後，還是無法量測出 IDVG 的情況下，已經無法再單純從 Top View 角度來進行分析思考，下一步能做的就只有將它內部結構切開，來了解元件內部真實狀況，透過切 Cross Section 來分析元件結構，如圖 4-10 可發現鰭型線寬似乎已經成功曝光至奈米級線寬，但礙於 FIB(Focused Ion Beam)機台 SEM 量測極限，因此無法實際量出鰭型線寬的值大小為多少，但單純從 Cross Section 情況看來，問題點似乎是出在鰭型線寬上方被一層厚厚的白色物體所包圍著，猜想應該是 PECVD 所沉積的 SiO2 扎扎實實的包著 Fin Width 兩側及 Fin Width 頂端，因此造成 Gate 上的 HKMG 完全無法接觸到 Fin Width 的 Silicon，此結論只是單純從 Cross Section 所拍攝的 SEM 圖做初步分析，真實 60.

(68) 情況必頇再透過場發射穿透式電子顯微鏡 (Transmission Electron Microscopy , TEM)來做更進一步的分析。. 61.

(69) 4-3-2 TEM (Transmission Electron Microscopy)分析將上述元件所切的 Cross Section Sample 進一步送 TEM 分析，從圖 4-11 我們發現多根的 Fin 似乎都已經形成所謂奈米鰭/奈米牆結構，與之前畢業學長論文所完成的鰭型電晶體之鰭型線寬，如圖 4-12，結構相比，Fin 的高度皆在 280nm~290nm，至於 Fin 的寬度，學長所完成的鰭型線寬，在頂端部分 Fin Width:60nm 上下，而中間最細部分:5nm 左右，比起我在論文中成功製成奈米鰭/奈米牆結構，在頂端部分約 25nm 上下，而在中間最細部分則可達到 10nm 以下線寬，而且是觀察兩根 Fin 結構皆如此，如圖 4-13，因此確定在 Fin 線寬上可說是完成奈米鰭/奈米牆結構，至於為何電性量測方面，IDVG 量測出不來原因，透過 TEM 圖片分析與 X 射線能量散佈分析儀 (Energy Dispersive X-ray Analyzer, EDS)材料分析，如圖 4-14，確定 Fin 的外圍被一層厚厚的 SiO2 包圍著，外層 Metal 因為 SiO2 緊緊包圍而無法接觸到 Fin 頂端的 Silicon，導致閘極無控制能力。. 62.

(70) 63.

(71) 64.

(72) 65.

(73) 4-3-3 MESA MOSFET 之電性量測儘管 FinFET 電性上，量不出 IDVG，但就 P/N Junction 來看，特性是不錯的，如圖 4-15，在 p+ region 給偏壓，矽基板設為接地，On/Off Ratio 約至少 6 個 Order。因此可以證明 TCAD 模擬預測元件所得到的離子佈植劑量是值得參考的，因此只需要想辦法改善 Gate 控制能力，就能使 IDVG 特性顯現出來。在設計此款新光罩時，為了防止 FinFET 可能無法成功完成，因此在光罩結構設計上新增一款非 FinFET 之大面積的 MESA MOSFET，如圖 4-16，此結構設計是將高介電材料 HfO2 與 MESA 結合為 HKMG 的 MESA MOSFET，由於 H-K 材料的特性，使元件有顯著的改善，圖 4-17 為在退火溫度 550°C，N-Channel MESA MOSFET 在 VD=0.2V VG=-2~2V 電晶體之 IDVG，可以看出 On/Off Ratio 約 6 個 Order。圖 4-18 為在退火溫度 700°C，P-Channel MESA MOSFET 在 VD=0.2V VG=-3~3V 電晶體之 IDVG，可以看出 On/Off Ratio 約 6.5 個 Order。. 66.

(74) 67.

(75) 68.

(76) 4-4 Fin-Shaped Tunnel FET 元件製作後續製程穿隧型電晶體因為其操作機制而擁有低超操作電壓以及陡峭之次臨界擺幅(Subthreshold Swing)，為了提高電流密度，元件的微縮勢是必需要邁進的方向，而鰭型電晶體其元件結構，恰巧可擁有比較高的電流密度。本實驗希望融合以上這兩個優勢，形成所謂的鰭型穿隧型電晶體，以改善元件特性，使其更佳化。元件微縮有益於我們在鰭式穿隧電型晶體結構上獲得更小的操作電壓，以達節能。一般在多次黃光微影製程上，可能會有 Miss Alignment 的問題發生，因此會造成後續離子佈植(Ion implantation) 在對準時，使得 LG 並非如我們所預期那樣，甚至再兩次 Implant 之後，會造成 LG 區域重疊，致使元件良率下降，所以閘極(Gate)和源/汲極 (Source/Drain)間的奈米線間會有一段本質區域(Intrinsic) ，透過這樣方式就能有效排除 Miss Alignment 的缺陷，但是也可能衍生另一個缺點，在這段區域有可能會造成能帶到能帶間穿隧(Band-To-Band Tunneling)效果下降。此次實驗使用了先閘極製程(Gate First)自對準製程，其是參考 2-2 章節:交通大學電子系林鴻志教授所指導學生，周涵孙於 101 年度碩士畢業論文「利用雙重微影成像法製作多晶矽鰭式場效電晶體元件之特性研究」，利用雙重曝光(Double-Patterning)的手法，再搭配 I-line. 69.

(77) 黃光微影，透過兩者搭配來定義 FinTFET 之閘極(Gate) ，在這種雙重微影成像技術上，使用了兩道不同光罩，藉由兩次黃光微影和兩次乾式蝕刻，所形成的先閘極製程(Gate First) ，有利於能帶到能帶間的穿隧。在 Fin-Shaped TFET 的製作流程上，與 4-1 章節:Fin-Shaped FET 元件製作流程有點雷同，在 HKMG 堆疊完前所有製程皆一樣，只是本實驗為了改善 4-3 章節: 使用新型結構 Fin-Shaped FET 所遇到的問題，鰭型線寬被 SiO2 團團包圍的情況，嘗試著改善濕式蝕刻，將被 PECVD 全面蓋住的 Fin Width 的 Silicon 蝕刻出露頭，在 Fin-Shaped FET 製程上，此步驟濕式蝕刻是使用六吋 Wet Bench 的 HF:H2O=1:50 的比例來蝕刻 SiO2，在這樣的溶液比例下，SiO2 蝕刻速率約為每秒:10A，因此研判或許是因為蝕刻速度過快，導致沒有 Pattern 大面積的 SiO2 都快被吃光的情況下，Fin 線寬上還殘留厚厚的 SiO2，有鑑於此 FinFET 製程實驗經驗，在 FinTFET 的製程上則考慮改用八吋的 Wet Bench 機台來蝕刻，原因是因為八吋與六吋 Wet Bench 在槽內循環系統上的差異，使八吋 Wet Bench 的循環系統能降低 SiO2 的蝕刻速率，在沒有 Pattern 的大面積位置，與在 Fin Width 上方位置，兩者 SiO2 的蝕刻速率上的差異盡可能縮小。為了取得八吋 Wet Bench 蝕刻速率，因此先使用 PECVD 沉積一. 70.

(78) 片 SiO2 檔片，在 HF:H2O=1:100 及 1:200，兩種溶液比例上測得 SiO2 的蝕刻速率，如圖 4-19，量測 SiO2 所使用之儀器為:NK1500-薄膜厚度分析儀，來測得矽基板上的 SiO2 厚度值，最後於 Fin-Shaped TFET 製程上選擇使用 HF:H2O=1:200 的比例，因為在蝕刻比較慢的特性下，或許能改善 SiO2 的蝕刻速率差異，在沒有 Pattern 的大面積位置，與在鰭型線寬上位置，兩者蝕刻速率的差異，以每次蝕刻 90S 後立即 QDR 沖洗乾淨，重複這樣動作 8 次，預計能將 Fin 線寬上的 SiO2 蝕刻乾淨。在 HKMG 堆疊完成後，需要分別兩次的乾式蝕刻及兩次離子佈植，如圖 4-20，流程為黃光微影 n+ →乾式蝕刻 n+ →離子佈植 n+ → 黃光微影 p+ →乾式蝕刻 p+ →離子佈植 p+，金屬層及閘極介電層皆是以乾式蝕刻（Dry etching）方式來蝕刻出閘極 Pattern。至於離子佈值方面，則是藉由 Arsenic、Phosphorus、及 BF2 做為定義 n+區域與 p+ 區域，最後退火製程使一樣使用快速熱退火(Rapid Thermal Annealing, RTA)並於氮氣氛圍中，使摻雜離子活化(dopant activation)。在此次離子佈植部分劑量，與 FinFET 製程一樣，皆是參考實驗室學弟使用 TCAD 模擬預測元件模型，期許能改善 P/N Junction 特性，在佈植 n+部分採用三次劑量佈植，Arsenic（15 keV,1x1015 cm2,Tilt: 45°）， Arsenic（30 keV,2x1015 cm2,Tilt: 7°），Phosphorus（20 keV,2x1015 cm2,Tilt:. 71.

(79) 22°），佈植 p+部分則採用兩次劑量佈植，BF2（8 keV,2x1015 cm2 ,Tilt: 45°），BF2（10 keV,3x1015 cm2 ,Tilt: 7°）。. 72.

(80) 4-5 Fin-Shaped Tunnel FET 製程失敗分析 4-5-1 Top View 分析 FinTFET 製程上，在濕式蝕刻部分是採用八吋 Wet Bench 循環系統，透過溶液比例 HF:H2O=1:200，將被 PECVD 全面蓋住的鰭型線寬上方的 Silicon 蝕刻至露頭，為了瞭解八吋 Wet Bench 循環系統是否能改善六吋 Wet Bench 濕式蝕刻所造成的問題，鰭型線寬上 SiO2 吃不乾淨的缺陷，因此透過 FIB (Focused Ion Beam)之 Top View 分析，從圖 4-21 中可明顯發現使用八吋 wet bench 的循環系統在 HF:H2O=1:200 的比例下，蝕刻 SiO2 至露出 Silicon 的情況比較平順，或許是因為蝕刻較慢的關係，藉此改善濕式蝕刻 SiO2 速率在沒有 Pattern 的大面積位置，比在小面積之鰭型線寬的 Silicon 蝕刻速率較快的缺陷。. 73.

(81) 4-5-2 電性量測為了改善 FinFET 元件的鰭型線寬上的 SiO2 蝕刻至露出 Silicon 的問題，因此將濕式蝕刻部分改用八吋 Wet Bench，儘管如此仍然無法從機台量測上量出理想的 IDVG 特性，只好先從最基本的 S/D 的電性圖來判斷問題點在哪，圖 4-22 為 P/N Junction 接面之特性圖，在 n+ Region 給偏壓，p+ Region 接地，On/Off Ratio 約 4 個 Order。因此證明 TCAD 模擬得到的離子佈植劑量，能得到非常好的 P-N Junction，但為何還是無法量出 IDVG，研判或許是因為即使使用八吋 wet bench 還是無法使鰭型線寬 Silicon 上沉積的 SiO2 蝕刻至露頭，因此導致 Gate 還是無控制電流能力。. 74.

(82) 第五章. 結論與討論. 5-1 綜合結論隨著製程技術的進步，傳統平面型的 MOSFET 場效電晶體不斷朝向元件微小化持續邁進，但終究必頇面臨元件微縮瓶頸，如果硬是再繼續往下微縮，所面臨物理極限所衍生缺陷，將抵銷縮小 Gate Length 時所獲得的效益，因此半導體技術的演進，不能再只是憑藉著元件無限制的縮小，而是該思考從元件結構本身設計上做出改良，因而衍生出 2D 平面式結構的 MOSFET 改為 3D 立體式的 FinFET，且已證明如果將閘極接觸面從傳統的平面，透過 FinFET（Tri-Gate）立體結構設計，進而將閘極接觸面拉伸成立體狀，讓原本只有一個面的接觸，提升至三個接觸面積，透過立體設計增加閘極與通道間的接觸面積，確實能大大改善閘極的控制能力。因此鰭型結構的電晶體正是目前研究急於努力突破的重點，本實驗是在傳統矽基板(Bulk Silicon)上，使用波長 365nm 黃光微影製程，而非電子束直寫（E-beam Direct Write, EBDW）方式，再透過 Dummy 設計以保護，與鰭型電晶體之鰭型結構本身設計做改善，以避免顯影時被沖斷，再者透過水平爐管熱氧化(Oxidation)方式，進一步對 Fin 本身進行二度線寬微縮，才有辦法將鰭線寬(Fin Width)縮至奈米鰭/ 奈米牆線寬，如第三章(奈米鰭/奈米牆之試製)所介紹，最後將其運用 75.

(83) 在電晶體上，而在 HKMG 堆疊上，透過高介電常數（High Dielectric Constant, H-K)的閘極介電材料，來改善因元件等比例縮小化過程，所造成的原件內部漏電(Leakage)問題，由於傳統製程使用的 SiO2 做為閘極氧化層的技術，隨著元件微縮，閘極氧化層(SiO2)厚度也隨之越來越薄，因而被高介電常數材料所取代，由於其良好的熱穩定性和高介電係數，而被視為取代二氧化矽作為閘極氧化層的材料的最佳選擇。本實驗透過原子層沉積系統(ALD)，將高介電常數材料，如 HfO2， ZrO2，甚至更進一步將兩者元素透過 1:1 比例摻雜，形成所謂鐵電材料 HfZrOx，也嘗試摻雜不同比例 Al2O3 於 HfO2 上，形成另一款鐵電材料 HfAlOx，期許透過鰭型電晶體上搭配鐵電材料，藉由負電容(NC) 效應來改善元件特性。但從第四章(奈米鰭/奈米牆之電晶體應用)的 TEM 圖片中赫然發現，使用 PECVD 在 Fin MESA 上沉積 SiO2 做為場區氧化層(Field Oxide)，但是透過 Dry Etching 與 Wet Etching 搭配，仍然無法將鰭型線寬上的 SiO2 蝕刻乾淨，由於外層所堆疊 HKMG，因為 SiO2 緊緊包圍而無法接觸到 Fin 上方的 Silicon，導致閘極無控制能力，因而無法進一部驗證上述所言，在 HKMG 堆疊上，使用幾款不同閘極介電材料及鐵電材料對元件所造成的改善差異。倘若能將鰭型線上的 SiO2 吃開，使閘極有控制電流能力，便能解決所有問題。. 76.

(84) 5-2. 建議與討論改善事項延續不同閘極介電材料及鐵電材料搭配鰭型電晶體的概念，如果. 成功將鰭型線寬上的 SiO2 吃開，使閘極有控制電流能力，再搭配上本實驗室於一般 MOSFET 製程，於同樣的 HKMG 堆疊條件上，從原本的 Gate First 製程改成 Gate Last 製程，已成功驗證先透過高溫退火將主動區(Active Region)完全活化，Gate Last 製程優勢在於，一般 Gate First 製程在元件完成後的退火活化，在溫度上選擇，為了避免高溫退火使介電層結晶過大，導致閘極之漏電大幅提升，因此選擇 Gate Last 製程，在主動區先透過 1000°C 以上高溫完全活化，再將 HKMG 堆疊後的活化上溫度選擇，就無需再顧慮到主動區，由元件電性量測上可知 Gate Last 製程所測得 Subthreshold Swing (SS)，確實是比 Gate First 製程要來的好，且透過一般 MOSFET 製程，於 HKMG 堆疊上的的鐵電材料已經可以薄至 2nm 的情況下，還有不錯特性，因此如果將上述一般 MOSFET 的 Gate Last 製程套用至鰭型電晶體上，在 Fin MESA 定義完後，先曝上第一道 Gate 光罩，並以 TCAD 元件模擬預測所獲得離子佈植劑量，由 4-3-3 章節得知確實有不錯的 P/N Junction 特性，在堆疊 HKMG 前先將離子佈植打完，再將主動區透過高溫完全活化後，再堆疊鐵電層厚度僅 2nm HfZrOx 與 Metal，之後再曝同樣一道 Gate 光罩，以 NDL 黃光微影，目前現行解析能力，iso-Line 為 0.35μm，. 77.

(85) 與目標線寬規格誤差為±10%情況下，我所設計 FinFET 的 LG 最大線寬為 0.4μm，因此假設將曝光對準所造成的±10%誤差暫時不列入考量，期許 Gate Last 製程與 FinFET 結構搭配下，應該對元件電性上會有更大幫助。. 78.