4-1 基板斜置對薄膜沉積之影響
於第三章的裝置圖中，由於我們是採用基板斜置的方式去做製程，我們先探 討在不同位置的薄膜情形。由圖4-1-1 所示在此我們將樣品的位置分別標示為 UP、MID、DOWN 並利用 SEM 和 XRD 的方式去比較三者的差別。
圖4-1-2 是在矽基板上沉積一層 INZO 薄膜於不同位置的表面形貌與側面形 貌。於側面形貌中可以觀察到是MID 位置的厚度最厚：大約是 455nm；其次是 DOWN 的 322nm 以及 UP 的 287nm。顯示在同樣沉積時間下，MID 的位置的薄 膜沉積速率最快。而我們從表面形貌可以觀察到薄膜皆是形成片狀互相交錯的形 貌，DOWN 的薄膜看起來又較另外兩者平整許多。
圖4-1-3 是不同沉積位置的 INZO 薄膜 XRD 晶向圖，我們可以觀察到(101) 訊號是MID 的位置最強且遠高於另外兩個位置，由薄膜沉積速率較快且 XRD 訊 號強度最大這兩點，我們選擇MID 處的薄膜做為接下來元件量測的位置。
4-2 無摻雜的氧化鋅中間層於不同沉積時間對元件電性之影響 4-2-1 不同高度的中間層於 SEM 和 XRD 特性分析
我們首先探討不同ND-ZnO 層高度對元件特性的影響，樣品名稱與製程參數 詳見表4-2-1。
圖4-2-1-1 和圖 4-2-1-2 是元件的表面和側面 SEM 圖。我們可以觀察到樣品 顯示條狀和片狀的排列，而隨著ND-ZnO 層沉積厚度的增加可以發現元件的成像 是越來越粗糙。這可能有兩種原因：(1)當我們的 ND-ZnO 層沉積高度越高時影響 INZO 薄膜的結晶能力越明顯，即越厚越具有種子層(Seed Layer)的效果。(2)可能 是ND-ZnO 層的高度太高以至於超過 INZO 薄膜的高度，所以當我們製程完成之 後還是看得到ND-ZnO 層的形貌。而側面形貌顯示樣品的沉積厚度與時間並非正 比的關係，我們認為是前述斜置基板導致樣品厚度分布不均，所以才會致使SEM 的厚度有疑慮。
圖4-2-1-3 是這一系列樣品的 XRD 晶向圖，我們可以觀察到(002)和(101)的晶 向隨著ND-ZnO 層沉積厚度增加而強度變小；70 度附近則漸漸產生一個很寬的訊 號，這個訊號可能是由(112)、(201)、(004)、(202)等晶向合成[33]，經由式 3-1 我 們比較(101)相的半高寬(FWHM)和晶粒大小的關係於圖 4-2-1-5。半高寬在
HP_N5_I 時為最窄、計算所得的晶粒尺寸最大，此後所得到的半高寬則開始變胖。
於HP_N15_I 時甚至沒有明顯的波峰。
於圖4-2-1-4 中是在矽基板上成長無刻意摻雜的氧化鋅 ND-ZnO 層的 XRD 晶 向圖，於圖中我們可以發現該量測結果與HP_N15_I 樣品相當雷同，所以我們可 以判斷這個結果應當是樣品的ND-ZnO 層高度遠高過 INZO 薄膜厚度使得量測到 的結果幾乎和ND-ZnO 層的訊號相同。這個結果也可以呼應我們在前面 SEM 結 論的結果。
4-2-2 不同高度的中間層於 RRAM 電性量測 至-1V，此時電流值約為 2.8×10-3A。第七次量測中施加反向電壓至-4V；在約-3.2V 左右元件電流會變大直至限流的0.1A；而電阻值約從 860Ω 變成 14Ω，此時元件
時有明顯變大的現象。在第四次的量測我們施加3V 的順向偏壓，結果整體電流 至限流，同前樣品HP_N0_I 的第八次量測。在第十次量測中，發現在-0.2V 至-1.88V 時的電流值會突然變小，電阻值大約從61Ω 至 110Ω，隨著反向偏壓的增加而減
變大的情形。而在第三和第四次的量測中我們給予0V 至 5V 的順向偏壓，也同樣
曲線圖。在第六次的量測中給予0V 至 3V 的順向偏壓，在 3V 時為 3×10-2A。第
而在第十八次的量測中，給予元件順向偏壓0V 至 1V；而元件的電流值在 1V 時
圖4-2-2-5-(b)為樣品 HP_N15_I 從第三次至第九次量測的電流(對數)-電壓曲 線圖。在第四次的量測中給予0V 至-5V 的反向偏壓。0V 至-3.5V 電流維持在 10-1
前述的通道已形成過的推論不同。我們推測是因為當ND-ZnO 層的高度太高時反 而是不容易達成SET 的狀態。因為當我們從 RESET 切換至 SET 的時候會在反向 偏壓的時候量測很多次直至穩定；而在反向量測時越穩定則缺陷也會越被趕至兩 端，而且缺陷在無偏壓時擴散的距離不夠長，致使要再次形成通道比起第一次的 切換要更困難。該元件的ISET/IRESET大約是5×103。
綜上所述，不同高度ND-ZnO 層的元件在電阻性記憶體特性的量測中我們可 以歸納出以下幾個特點：(1)在 P-N 之間沉積一層無刻意摻雜的氧化鋅做為 ND-ZnO 層可以達成電阻性記憶體的特性。(2)當 ND-ZnO 層的沉積時間為 2.5 分 鐘以下時元件只能從RESET 切換成 SET 而無法復原；ND-ZnO 層的沉積時間大 於5 分鐘的樣品可以在 RESET 和 SET 之間切換。(3)樣品在 ND-ZnO 層的高度增 加時可承受的上限電流亦會增加。(4)於元件中 ISET/IRESET的數值能夠隨著ND-ZnO 層的高度增加而提昇，但是當高度過高會致使樣品從RESET 再度切換回 SET 時 變得更為困難。
4-2-3 不同高度的中間層於 IS 狀態之電性量測 至3.11，位障高度是 0.77eV 至 0.72eV。然後針對樣品 HP_N10_I 我們進一步量更 高溫範圍的電性：370K 至 410K，所量測到的圖形可見於圖 4-2-2-4-(c)及圖 4-2-2-4-(d)和表 4-2-6。在較高溫的時候所計算得到的逆向飽和電流是維持在 10-5A；理想因子是 7.46 至 5.54，位障高度是 0.58eV 至 0.63eV。
圖4-2-3-5-(a)及圖 4-2-3-5-(b)為 HP_N15_I 樣品 300K 至 370K 電流-電壓與電
流取對數-電壓的特性曲線圖；而計算得到的逆向飽和電流、理想因子和位障高度 可詳見於表4-2-7。表中所示逆向飽和電流是從 10-10A 至 10-6A；理想因子是 3.91 至6.38，位障高度是 1.00eV 至 0.71eV。同樣地我們針對樣品 HP_N15_I 我們進一 步量測373K 至 413K 的電性，所量測到的圖形可見於圖 4-2-3-5-(c)及圖 4-2-3-5-(d) 和表4-2-7。在較高溫的時候所計算得到的逆向飽和電流維持在 10-5A；理想因子 是7.71 至 6.55，位障高度是 0.59eV 至 0.63eV。
在此我們針對上述升溫量測做一些統整：(1)所有樣品的升溫電流-電壓皆與溫 度成正比，這個現象與文獻[35]、[40]符合。(2)由圖 4-2-3-4 和圖 4-2-3-5 中我們可 以觀察到HP_N10_I 和 HP_N15_I 這兩個樣品在 300K 至 380K 的量測中於 10-7A 時會有一個電流突然變高的情形，這個應是越過一個位障所以使得電流值增大；
於文獻[41]中也有相同的情形。此情形會導致我們計算的理想因子與逆向飽和電 流等數值結果的準確性有些疑慮。而雖然HP_N2.5_I 樣品也有類似情形，但我們 使用的偏壓大約是落在0.6V 至 0.8V，所以可以避開有疑慮的區間。(3)續(2)所述，
所以我們進一步量測HP_N10_I 和 HP_N15_I 於 373K 至 413K 的電性。並藉此來 算出理想因子等參數。(4)由圖 4-2-3-8 所示，我們可以觀察到不同高度 ND-ZnO 層的樣品於溫度上升時的位障高度變化。可以看到0min 大約維持在 0.53eV 至 0.66eV；2.5min 整體趨勢高於 0min，維持於 0.63eV 至 0.76eV；5min 則又變小在 0.57eV 至 0.70eV 附近，前三者的位障高度皆隨著溫度增加而增加，與文獻[35]
的情形相同。在300K 至 380K 時，10min 的位障高度是 0.77eV 至 0.72eV，隨著 溫度增加而變小但是整體趨勢皆大於前三個樣品。15min 樣品的位障高度是 1.00eV 至 0.71eV，趨勢亦與溫度成反比且曲線又高於 10min 樣品。但是當我們進 一步量測373K 至 413K 時，可以觀察到樣品整體的位障高度變小許多：10min 是 在0.58eV 至 0.63eV；15min 是 0.59eV 至 0.63eV。
在這裡我們利用能帶圖來解釋位障高度與ND-ZnO 層厚度的關係。圖 4-2-3-9 為沒有ND-ZnO 層的樣品於無偏壓情形下的能帶圖。由於我們所使用的 P 型矽基 板為簡併的半導體，所以可以看到價電帶和二氧化矽間應會有一段區域是電洞累 積的地方。
圖4-2-3-10 是我們加入 ND-ZnO 層後的示意圖。由文獻的結果得知，在 ND-ZnO 層和二氧化矽接面上的晶界上能抓住電子的陷阱電荷(trap)數量密度會增 加，使得抓住電子的機率變高，而當電子數量累積很多之後會等同於產生內建電 場，所以我們在能帶圖的表示上就讓接面的地方等效地彎比較高。因此電子電洞 要復合時透過缺陷的幫助也較沒有ND-ZnO 層的樣品容易[42]。
而圖4-2-3-11 是當我們加入較厚的 ND-ZnO 層的能帶圖。當 ND-ZnO 層太高 的時候載子要復合所需要的路徑也變大，致使算出來的位障很大。但當我們進一 步去量測更高溫的時候，整體的位障高度變小。我們推測應是濃度低的ND-ZnO 層在高溫量測時會活化一些缺陷而致使通道形成，使得不需要通過介面的位障即 可復合。而較薄的ND-ZnO 層的樣品雖然也有缺陷存在，但因為沒有高溫量測所 以缺陷無法被活化。
4-2-4 不同高度的中間層於 SET 狀態之電性量測
本節我們討論當元件處於SET 狀態時，結構電阻與 ND-ZnO 層間的關係。於 圖4-2-5 中我們可以觀察到全部樣品的接面電阻在溫度上升時幾乎是沒什麼變 化，故我們可以判斷當SET 狀態時載子傳導的方式應屬於熱游子場發射機制 (Thermionic field emission)。而所有樣品的接面電阻最低是在 2.5min 時，大約可 以維持在4.5×10-3 Ω-cm2，顯示結構中成長ND-ZnO 層是能夠幫助結構電阻的降 低。而其原因我們用圖4-2-6 來說明：當我們元件處於 SET 的狀態時由於通道皆 已形成，所以ND-ZnO 層的高度過高時載子因為路徑較遠所以致使結構電阻反而 變大。
4-3 無摻雜的氧化鋅中間層於不同熱處理溫度對元件電性之影響 4-3-1 不同熱處理溫度的元件於 SEM 和 XRD 特性分析
本節中的樣品設置詳見表 4-3-1。在這裡我們討論基板沉積 2.5 分鐘的 ND-ZnO 層樣品置於不同溫度的高溫爐管進行熱處理之後於 SEM 和 XRD 的量測 結果。
圖4-3-1-1 是於不同熱處理之後的 ND-ZnO 層表面形貌；而圖 4-3-1-2 是側面 形貌。我們可以觀察到ND-ZnO 層在剛沉積的時候是呈現顆粒狀而排列不具有一 致的方向性，而這可能跟我們噴霧法沉積薄膜的速率較快有關係。圖A 為剛沉積 完的ND-ZnO 層，圖 B 至 E 為不同溫度熱處理的表面形貌。可以看到 B 與 C 間 沒有太大不同，而圖D 則可看到由於溫度過高的關係，顆粒彼此之間已經有再結 晶後結成塊狀的情形。而圖Ｅ是900℃在一般空氣的環境下熱處理 30 分鐘的 ND-ZnO 層形貌。可以看到原本的顆粒已經熔成溶液狀，冷卻之後只能形成薄膜
圖4-3-1-1 是於不同熱處理之後的 ND-ZnO 層表面形貌；而圖 4-3-1-2 是側面 形貌。我們可以觀察到ND-ZnO 層在剛沉積的時候是呈現顆粒狀而排列不具有一 致的方向性，而這可能跟我們噴霧法沉積薄膜的速率較快有關係。圖A 為剛沉積 完的ND-ZnO 層，圖 B 至 E 為不同溫度熱處理的表面形貌。可以看到 B 與 C 間 沒有太大不同，而圖D 則可看到由於溫度過高的關係，顆粒彼此之間已經有再結 晶後結成塊狀的情形。而圖Ｅ是900℃在一般空氣的環境下熱處理 30 分鐘的 ND-ZnO 層形貌。可以看到原本的顆粒已經熔成溶液狀，冷卻之後只能形成薄膜