尋找其他失效原因（I）-改變金屬矽化物沈積方式與回火溫

由圖3.4-1 們可以發現，使用scanner的光罩與機台可以提昇晶圓邊緣 的良率，但這距離量產良率還有一段差距，故我們仍需繼續進行下一個提 昇良率的實驗。

圖 3.4-1 由 Scanner 與 Stepper 的良率疊圖可以發現，使用 Stepper 容易 產生邊緣 die 失效的現象

因為前兩大失效測試項目為MBIST 與ATPG，且由晶圓測試結果看來，

有發現金屬矽化物有阻值偏高的現象，故我們懷疑低良率與金屬矽化物

（salicide）有關，於是便針對金屬矽化物區域進行SEM量測，由圖3.4-2 SEM 照片與3.4-3 TEM照片中，我們可以看到鈷金屬矽化物邊緣有許多的缺陷，

經由SIMS成分分析，如圖3.4-4，我們在鈷金屬矽化物中找到了含量很高的 鎢，更加證實我們的看法，是鈷金屬矽化物沒有長好，導致Via填入鎢插塞 時，鑽進了鈷金屬矽化物中，於是我們便進行金屬矽化物的改善實驗：

針對金屬矽化物的沈積，原來使用的是LP-TEOS的機台，因為這種機台的沈 積外觀較為平整，容易導致溝槽區薄膜厚度過厚[6]，而不易蝕刻乾淨，如 圖3.4-5 ，故我們選擇了兩種機台PE SiH4與LP-TEOS[7]，想藉由沈積率較 一致的PE SiH4，沈積出均勻厚度的薄膜，讓溝槽區需要產生金屬矽化物的 位置，容易被蝕刻出來，而生成完整的鈷金屬矽化物;並選擇兩種快速熱回 火的溫度，試著改變Co-Salicide的相變化，而產生品質好的二矽化鈷

（CoSi2）,進而降低阻值;並搭配MVIA1 Scanner與Stepper機台的實驗，會 選擇MVIA1的原因是因為這裡的SRAM 堆疊的VIA數量最多，可以讓實驗效果 更為明顯！

圖3.4-2 由SEM照片可以發現鈷金屬矽化物有許多的缺陷

圖3.4-3失效IC的TEM剖面圖

W volcano defect

TEM

圖 3.4-4 失效 IC 的 SIMS 成分分析圖

LPTEOS PE SiH4

圖3.4-5 LPTEOS沈積出來的薄膜，在溝槽區的厚度比金屬層上的厚，

而PE SiH4的機台沈積出來的薄膜厚度較為一致，且在溝槽區的位 置，容易產生孔洞，故容易蝕刻乾淨

由實驗的結果如圖3.4-6，可以看到使用PE SiH4的機台搭配Co RTP 800

℃時，有最佳的良率如圖3.4-7與3.4-8，且由失效的bin來看，如圖3.4-9，

改變機台為PE SiH4與RTP2 溫度為800℃，對改善失效 bin MBIST有很大的 效果；且由圖3.4-10中使用800℃ RTP時，其阻值亦會降低。

由圖3.4-11與3.4-12 SEM的照片，我們可以發現使用PE SiH4的機台 時，能生成品質較佳的鈷金屬矽化物，也比較沒有缺陷產生；且將RTP2的 溫度降低為800℃時[8]，由圖3.4-13與3.4-14中，可以發現薄膜的粗糙度 也變小了，這便是良率提升的原因了。

SIMS

G C 00 0 6 05

ATPG ( Bin 6 )Failure Rate Average ATPG ( Bin 6 ) Failure Rate Co RTP2 MBIST ( Bin5 ) Failure Rate Average MBIST ( Bin 5) Failure Rate

4.1%

圖3.4-6 鈷金屬矽化物與Scanner/Stepper的Split table與良率

圖3.4-7 使用PE SiH4 機台時對MBIST有明顯改善的效果

Yield Versus Salicide Process

YIELD (%)

MBIST ATPG Outliers Extremes Failure Bin Versus Salicide Process

Salicide Process

Failure rato (%)

3.1155

5.775075

12.80395

4.027355

4.103343 3.837386 3.7614 4.63526

0

PE+800C PE+850C LP+850C LP+800C

圖3.4-8 Split 四種條件良率的box chart

圖3.4-9 Split 四種條件主要失效項目ATPG與MBIST的box chart

圖 3.4-10 由晶圓量測的阻值來看，在相同的 CD 尺寸下，使用 RTP2 800℃

0.28 0.26 0.24

Poly space (um)

RSN+

RTP2 850C RTP2 730C

1.E+01 1.E+02 1.E+03

0.28 0.26 0.24

Poly space (um)

RSP+

RTP2 850C RTP2 730C

圖 3.4-11 使用 LPTEOS 機台沈積出來的鈷金屬矽化物，可以發現邊緣有些 許的缺陷。

LO18-SA1 poly space 0.28 LO18-SA1 poly space 0.26

圖 3.4-13 RTP2 850℃ 可以看到鈷金屬矽化物有缺陷

圖 3.4-14 RTP2 800℃ 看不到鈷金屬矽化物有缺陷，且平整度亦比 850℃

佳

SRAM region Decorder region SRAM region Decorder region

3.5尋找其他失效原因（II）鈷金屬矽化物沈積搭配曝光機 台的實驗

由前面的兩個實驗都有看到改善的效果，於是我們便加緊平行展開，

將整個後段製程都改為 Scanner 機台，並搭配新舊程式的金屬矽化物的實 驗，以期得到更佳的結果！

由圖 3.5-1 的測試數據與 3.5-2 良率圖來看，不論是使用 Scanner 或 Stepper，PE SiH4 機台搭配 RTP2 800℃時，都能得到很好且穩定的良率，

如圖 3.5-4 亦有效的減少 Mbist 的失效；但如圖 3.5-5 中看來，改變鈷金 屬矽化物對失效模式 ATPG，並無多大的效益。

圖 3.5-1 鈷金屬矽化物搭配 M1~MVIA5 Scanner/Stepper 的 Split table 與 良率

圖 3.5-2 由四種 split 條件的良率，可以看到改變金屬矽化物參數對 MBIST 有蠻大的效果，但 M1~MVIA5 是否改為 Scanner，影響並不大

圖 3.5-3 Co-salicide 與 Scanner split 良率 box chart

圖 3.5-4 Co-salicide 與 Scanner split MBIST 失效良率 box chart

Non-Outlier Max

MBIST FAILURE RATE (%)

3.88% M1-MVIA5 SCANNER MASK

B (H3383 in-line WIP) PE SAB OX + RTP2 800C + M1-MVIA1 SCANNER MASK

C

M1-MVIA5 SCANNER MASK +

LP SAB OX + RTP2 850C

Base Line

M1-MVIA1 SCANNER MASK + M1-MVIA5 SCANNER MASK

B (H3383 in-line WIP) PE SAB OX + RTP2 800C + M1-MVIA1 SCANNER MASK

C

M1-MVIA5 SCANNER MASK +

LP SAB OX + RTP2 850C

Base Line

M1-MVIA1 SCANNER MASK +

LP SAB OX + RTP2 850C

圖 3.5-5 Co-salicide 與 Scanner split ATPG 失效良率 box chart 但是鈷金屬矽化物是一道非常重要的製程，尤其 PE SiH4 的機台有高 強度的電漿，我們擔心電漿會影響到 Gate Oxide 的性質[9~11]，而產生可 靠度的問題，且更改製程參數是否會造成產品特性的改變，亦是我們非常

ATPG FAILURE RATE (%)

6.53% M1-MVIA5 SCANNER MASK

B ( in-line WIP)

PE SAB OX + RTP2 800C + M1-MVIA1 SCANNER MASK

C

M1-MVIA5 SCANNER MASK +

LP SAB OX + RTP2 850C

Base Line

M1-MVIA1 SCANNER MASK +

•

^{HV AREA NW}

HV_AREA_PW

•

^{Field NW}

POLY_NW

AREA_NW Field_PW

• ^{POLY P}

AREA_P

•

AREA N

圖 3.5-7 將使用新舊 Co-Salicide 程式的產品來畫 Shmoo，結果並無差異 Notch UP

Old Co-salicide with

Notch UP New Co-salicide with full

3.6 尋找其他失效原因（III）錐狀金屬蝕刻

進行了許多實驗，但還是良率仍維持在 86％左右，看來還有其他的失 效原因需要尋找，由前述的 Scanner 實驗，可以看到對良率有提昇的效果，

但全部後段都改為 Scanner，良率雖有提昇， Scanner 機台是非常昂貴的，

無法大量使用，因此我們需要找尋有效又便宜的方法，讓金屬層與 Via 層 有更佳的覆蓋性。

由之前的 SEM 照片可以發現金屬層無法完全包覆 Via 層，於是我們嘗 試著改變金屬層的蝕刻參數，試著產生底部比上端大的錐狀金屬[12]，看 是否能夠提供較佳的包覆性。

由下列實驗數據來看，新的蝕刻參數能將良率提昇至 90％以上，其原 理很簡單，利用新的蝕刻程式來讓光阻被蝕刻時產生 Polymer，因 Polymer 有很高的粘性，會累積在金屬的表面，且 polymer 會不斷的生成，便可以 持續產生金屬的保護層，減少金屬被蝕刻的機會，而產生錐狀的金屬，來 保護下方的 Via 層，因此便可以提昇產品的良率。

圖 3.6-1 金屬蝕刻的 split table

＃25 ＃20 ＃21 ＃22 ＃23 ＃24 圖 3.6-2 金屬蝕刻 split 的 CP 良率圖

圖 3.6-4 金屬蝕刻 split 的 CP 良率與失效 bin box chart

圖 3.6-5 新的蝕刻程式可以得到更低的金屬片電阻

YIELD BIN_1

( )

Mean; Box: Mean-SE, Mean+SE; Whisker: Mean-SD, Mean+SD

CONDITIO Box Plot (N42HGCS802.STA 53v 2323c)

Mean; Box: Mean-SE, Mean+SE; Whisker: Mean-SD, Mean+SD

M1

Mean; Box: Mean-SE, Mean+SE; Whisker: Mean-SD, Mean+SD

M2_5

圖 3.6-6 舊蝕刻程式在 M1 AEI CD 值 圖 3.6-7 新蝕刻程式在 M1 AEI CD 值

(CS) (DL)

(DL)

(CS)

由圖 3.6-10 與 3.6-11 可以看到，當我們把金屬蝕刻成錐狀時，並不會 影響介電層在密集區的填充能力。

圖 3.6-10 新的錐狀金屬蝕刻程式不會影響 IMD1 填充能力

圖 3.6-11 新的錐狀金屬蝕刻程式不會影響 IMD2 填充能力 Center

Center

由剖面圖 3.6-12 與 3.6-13 中可以看到，下面的金屬尺寸比上方多了 0.06um，角度約為 87°，如此錐狀金屬層便可以保護更下方的 contact，不 致於在 Via 層蝕刻時受到傷害！

圖 3.6-12 使用新的錐狀金屬程式的 M1 剖面圖

Center Edge

圖 3.6-13 使用新的錐狀金屬程式的 M2 剖面圖

但我們將金屬蝕刻為錐狀後，我們擔心下面的金屬較大，會讓金屬間的

5E-13 9E-14 7E-12 2E-12 7E-13 1E-13

3E-13 1E-12 1E-11 2E-13 5E-14 1E-12

5E-13 2E-12 2E-12 1E-12 1E-12 6E-13 9E-13 4E-13 2E-12 3E-13 9E-13 3E-13

4E-13 2E-12 2E-13 8E-13 2E-12 8E-13

5E-13 9E-13 3E-13 6E-13 1E-12 1E-13

2E-12 2E-14 9E-13 2E-13 1E-12 8E-13

5E-14 2E-12 6E-12 4E-13 1E-12 1E-12 4E-13 1E-12 3E-13 1E-13 7E-13 1E-12

6E-13 4E-12 3E-13 2E-12 1E-12 8E-13

1E-12 4E-13 3E-12 8E-13 2E-12 1E-13

IBRM3_.26 #22 IBRM3_.26 #23 IBRM3_.26 #24

7E-13 5E-13 5E-12 2E-12 2E-12 2E-13

1E-12 3E-13 3E-14 1E-13 3E-14 7E-13

4E-13 5E-13 4E-12 1E-12 5E-13 9E-13 2E-12 3E-13 3E-13 7E-13 4E-13 9E-13

6E-13 1E-12 3E-13 3E-13 2E-13 1E-13

1E-12 1E-12 5E-13 1E-12 1E-12 6E-14

8E-14 3E-13 3E-13 1E-13 8E-13 4E-14

9E-13 9E-13 1E-12 6E-13 9E-13 6E-14 2E-13 1E-12 2E-13 2E-12 1E-12 1E-13

7E-13 9E-12 3E-13 6E-13 5E-14 4E-13

3E-13 2E-13 7E-14 2E-13 6E-13 6E-13

IBRM1 .24

IBRM1_.24 #21 IBRM1_.24 #22

4E-13 1E-12 4E-13 3E-13

3E-13 1E-12 8E-14 9E-14

8E-13 3E-13 1E-12 1E-12 5E-13 1E-12 2E-12 7E-13

1E-12 1E-12 1E-12 7E-13

1E-12 2E-12 2E-12 5E-14

6E-13 3E-12 1E-12 7E-13

9E-13 2E-12 1E-12 3E-13 1E-12 6E-13 3E-12 5E-13

2E-12 9E-13 1E-12 2E-12

2E-12 4E-13 1E-13 3E-14

IBRM1_.24 #23 IBRM1_.24 #24

9E-13 3E-12 5E-13 2E-13

5E-13 1E-12 5E-13 7E-13

7E-13 6E-14 2E-13 1E-12 3E-13 2E-12 3E-13 2E-13

9E-13 2E-12 4E-13 1E-13

7E-14 3E-13 4E-13 8E-14

8E-13 6E-13 7E-13 1E-12

6E-13 2E-12 8E-13 5E-13 3E-13 1E-12 9E-13 4E-13

6E-13 9E-13 9E-13 3E-13

9E-13 3E-13 3E-13 1E-12

IBRM1_.24_1 #21 IBRM1_.24_1 #22

9E-13 7E-14 2E-13 2E-13

2E-12 1E-12 1E-12 3E-13

3E-13 1E-12 2E-12 1E-12 7E-13 4E-12 7E-13 3E-13

2E-13 1E-12 5E-13 3E-13

1E-12 2E-12 2E-13 5E-13

1E-12 7E-13 3E-13 1E-13

7E-14 1E-13 3E-12 4E-14 2E-13 6E-13 3E-12 2E-12

3E-13 3E-13 2E-13 2E-13

3E-13 2E-13 2E-13 3E-13

IBRM1_.24_1 #23 IBRM1_.24_1 #24

1E-12 2E-12 6E-13 7E-13

2E-13 6E-14 2E-13 6E-13

4E-13 4E-13 2E-12 2E-12 6E-14 8E-13 3E-13 6E-13

1E-12 6E-13 9E-13 4E-13

9E-15 6E-13 2E-13 6E-13

9E-13 9E-13 5E-15 5E-13

7E-13 1E-12 7E-14 3E-13 3E-13 1E-12 2E-12 7E-13

5E-14 1E-12 1E-12 1E-12

8E-13 2E-12 8E-13 5E-13

IBRM1 .22

在文檔中 針對半導體製程金屬層良率提昇研究 (頁 33-52)