研究動機與目的

一、緒論

1.2 研究動機與目的

半導體(Semiconductor)產業，隨著功能要求日愈強大，線路及元件密度在單位面積內愈趨複雜，相對其製程亦日趨精密複雜。半導體的製造主要可分長晶過程、晶圓製造(Fabrication)過程、封裝過程、測試過程，在此四階段過程中以晶圓製造最為複雜，其歩驟常超過數百道，每一道程序都必須要詳加的監控，有可能因其中某一道程序出問題，便會浪費昂貴的原料與時間，增加製造的成本。因此，各晶圓廠莫不汲汲營營於製程的控制，期望利用各種製程控制的手法以達到確保製程良率的穩定。

半導體的產製過程中，晶圓從原料的投入到完成歩驟，都有完整的控制及紀錄。一般半導體製程分析及控制方法，在生產過程中便利用線上所蒐集得來的資料做隨時的監控，並採取適當的措施以維持製程於某一品質，常用者有統計製程監控(SPC)。在製造結束後，議會設計一連串的測試程式，如晶圓圖分析、晶圓允收測試(WAT)等，來卻產品的品質與一致性。

線上的即時監控資料及事後檢測數據，對半導體製程整體品質的提升及穩定有相當大的助益。單就線上的工程資料做即時監控，對缺陷的反應有其困難點，因為每一製程要達到初歩可測量成果可能必須經過幾道手續，

基本上每個量測值都存在有累積效應，另外就算所有量測值都在允許範圍內，其結果也可能因某些歩驟的交互作用而受影響。

且因為隨製程微縮技術的快速演進，其製程缺陷容許界限視窗愈來愈窄，憑著晶圓廠的測試項目與區塊，常常無法明確的顯露產品瑕疵所在，

故更需要透過儀器來進行分析，敝人在公司負責的產品便常常有低良率的問題，本研究的目的希望透過晶圓厰的監控資料與一連串的實驗，與儀器的分析，找出問題的所在與解決方法！

第二章半導體製程

Brief Process Flow - First Layer (Diffusion) 1.1. Wafer Start P-type 15-25 OHM-CM

1.2. PAD Oxidation (stress buffer) 1.3. SiN (Nitrid) Deposition

1.4. Diffusion Lithography : Active Photo :

1.4.1 P.R. coating 1.4.2 Stepper Exposure 1.4.3 Development

圖 2.1-1 鍍 Oxide 與 SiN P-sub

(Silicon wafer) SiN (Nitrid) 1500A Ph t R i t ti

Diff i k

Stepper Exposure

Diffusio

P-sub (Silicon wafer) SiN (Nitrid) 1500A

1.5. Trench (STI) Plasma Etching 1.7.1 SiN Etching

1.7.2 Silicon Etching

1.6. Photo Resistor remove

圖 2.1-2 架構 STI 層 1.7.APCVD STI refill

1.7.1 Liner Oxide Growth 1.7.2 APCVD Oxide deposition 1.7.3 STI Furnace 1000C Densify 1.8. STI CMP

1.8.1 STI RM Photo 1.8.2 STI RM Etch 1.8.3 STI CMP

1.8.4 BLANKET STI etch 1.8.5 PR STRIP

圖 2.1-3 填補 STI 層

1.9. SiN remove

圖2.1-4 去除STI上的SiN

Brief Process Flow - Well formation 2.1 N-WELL Formation :

2.1.1 SAC OX 2.1.2 N-WELL Photo 2.1.3 N-WELL implant

IMP1 圖 2.1-5 離子植入產生 N 井與 P 井區域 IMP2

IMP3 PAPT IMP

2.2 P-WELL Formation : 2.2.1 P-WELL Photo 2.2.2 P-WELL implant IMP1

IMP2 IMP3 VTN IMP

Brief Process Flow - Gate Oxide and POLY 3 Gate Oxide Formation :

3.1 Thick Gate Oxide Growth 3.2 TG Photo

3.3 Gate Oxide remove & PR Strip 3.4 Thin Gate Oxide Growth

4. Poly Growth 4.1Gate Poly Depo 4.2 N+POLY Photo

4.3 N+POLY implant and PR Strip

圖 2.1-6 長出 Poly 層

Brief Process Flow - Gate Engineering 5 Poly Gate Formation :

5.1 Poly annealing 5.2 Gate Poly Photo 5.3 Gate Poly etching 5.4 PR STRIP

5.5 LDD OXIDE

圖 2.1-7 蝕刻出 Poly 層 6.LDD (Light Dope Drain) implant

6.1 LV PLDD Photo & IMP Brief Process Flow - Drain Engineering

7 Spacer Formation : 7.1 TEOS Dep

Brief Process Flow - ILD Passivation 9. Salicide Formation :

9.1 SAB TEOS Cap Oxide dep.

9.2 SAB (Salicide-Block) Photo 9.3 SAB Etch

Pr strip

9.4 Pre SALICIDE DIP 9.5 Ti/Co sputtering

9.6 Salicidation RTP C49 annealing

9.7 CO-Sale TIN-CO Remove 圖 2.1-10 產生 Co-salicide 9.8 Salicidation RTP C54 annealing

10. ILD Passivation

10.1 CO-SiN Liner deposition (Moisture and sodium block) 10.2 AP-USG deposition (Gap filling and P trap) 10.3 TEOS-PSG deposition 10.4 ILD CMP

圖 2.1-11 長出 ILD 層 Brief Process Flow - Contact Plug

11. Contact Plug Formation : 11.1 Contact Photo

11.2 Contact Plasma Etching

11.3 Plasma PR strip & Organic PR strip 11.4 Barrier layer deposition

(Ti + TiN for well contact) 11.5 WCVD Filling

11.6 PLGO WCMP

11.7 Met1 Ti/TiN Sputter

(Ti + TiN for Metal adhesion)

11.8 Met1 Sputter 圖 2.1-12 長出 contact 與 M1 層 11.9 Met1 PESION Dep

Brief Process Flow - Backend routine (Aluminum line) 12. IMD deposition

12.1 Met1 Photo 12.2 Met1 Etch

12.3 HDP-Oxide deposition ( Gap filling)

12.4 PE-Oxide Deposition

( Planarization and uniformity) 12.3 IMD CMP

12.4 IMD1 Peteos CAP 圖 2.1-13 長出 IMD1 層

13. MVIA plug formation 13.1 MVIA1 Photo

13.2 MVIA Etching and PR strip 13.3 Glue Layer deposition (Ti + TiN for plug adhesion) 13.4 WCVD filling

13.5 PLG1 WCMP

13.6 Metal Liner deposition (Ti + TiN for Metal adhesion) 13.7 Met2 Sputter

13.8 Met2 PESION Dep 圖 2.1-14 利用鎢當插塞形成 MVIA1 層，並長出 M2 Brief Process Flow - Backend routine

14. PSV formation

MVIA1

UMC.Fab8B. Generic 0.25um logic Ti-Salicide Process MVIA1

UMC.Fab8B. Generic 0.25um logic Ti-Salicide Process

圖 2.1-16 長完護層的剖面與結構圖

2.2 材料分析機台簡介

等級；（2）週期表上所有元素均可偵測；（3）可以區分同位素；（4）可分析不導電試片；（5）縱深解析度一般為 10 ~ 20 nm，最佳達 2 ~ 5 nm；（6）

由分子離子的相對含量可得到化學狀態的訊息；（7）側向解析度受一次離子束大小和二次離子束聚焦系統影響，在 20 nm ~ 1mm；（8）可用標準品及 RSF 值作定量等。二次離子質譜儀分析的主要缺點如下：（1）亦受質量因素干擾；（2）離子產率受基質影響；（3）離子產率變化大，可達 10⁶的差異；（4）需要各種標準品來作定量；（5）需要平坦的表面進行分析；及（6）

屬破壞性分析技術等。

SIMS 之應用很廣，例如偵測表面污染、氧化、還原、吸附、腐蝕、觸媒效應、表面處理等動態分析之表面研究工作，尤其可作微量元素分佈，

因此在材料、化學、物理、冶金及電子方面之發展，使用者很多。SIMS 不但可作表面及整體之分析，又可直接作影像觀察，其靈敏度及解析能力甚高，由最小的氫至原子量很大的元素均可偵測，尤其對於同位素的分析更是有效。常見的研究應用領域包括：（1）表面研究：利用 SIMS 影像可以觀察試片表面所含有之元素，圖 2.2-2 由適當的縱面元素之分析，可以瞭解污染之深度。如圖 2.2-3（2）縱深元素分佈：SIMS 之縱深解析力＜50A，

而靈敏度＜10¹⁷atouns/cm³，可利用 SIMS 研究經擴散及離子佈植後之不純物或同位素之縱深分佈情形。（3）結合離子佈植技術在 IC 或其他半導元件之應用。

圖 2.2-2 為一個典型 SiGe 異質介面雙極性電晶體(HBT)的摻雜與分佈圖。

PN 結的位置、P 型和 N 型摻雜的元素、濃度及分佈在圖中一覽無遺。同時顯示出 Ge 的組成比。

圖 2.2-3 為一個典型 SiGe 異質介面雙極性電晶體(HBT)的摻雜與分佈圖。

是對一個失效雷射元件的分析結果。在表面 2mm 內發現了過渡金屬元素的污染，其濃度在表面高達 1018 atoms/cm3，足以導致元件的失效。這種濃度的雜質污染一般只能用 SIMS 來進行分析，因為它需要很高的靈敏度。而且 SIMS 能夠顯示污染在樣品中的分佈情形，對於找出污染源提供了直接的證據

2.2.2 掃描式電子顯微鏡

電子顯微鏡主要是利用高加速電壓之入射電子束打擊在試片後，產生相關二次訊號來分析各種特性，可參閱圖 2.2-4，一般的二次訊號包括直射電子、散射電子、二次電子、背向散射電子、Auger 電子及 X 射線等。電子顯微鏡的發展以穿透式電子顯微鏡（ TEM ： Transmission Electron Microscope）為最早，在 1931 年即已提出；掃描式電子顯微鏡（SEM：Scanning Electron Microscope）則在 1935 年提出。由於早期發展的 SEM 解析度未臻理想，影像處理及訊號處理技術無法突破，一直到 1965 年以後，SEM 才正式普獲研究學者的青睞。此後 SEM 的發展相當快速，不但機台性能的大幅提高，且各項材料分析附件日益增多，應用的範圍也不斷地擴大，幾乎包含各個研究領域，目前應用在材料、機械、電機、電子材料、冶金、地質、礦物、生物醫學、化學、物理等方面最多。

圖 2.2-4 電子顯微鏡的原理

圖 2.2-5 電子顯微鏡量測的範圍

近年來 TEM 及 SEM 的功能日新月異，TEM 主要發展方向為：

(一) 高電壓：增加電子穿透試片的能力，可觀察較厚、較具代表性的試片臨場觀察(in-situ observalion) 輻射損傷; 減少波長散怖像差

(chromatic aberration) ; 增加分辨率等。

(二)高分辨率：最佳解像能為點與點間 0.18 nm、線與線間 0.14nm。美國於 1983 年成立國家電子顯微鏡中心，其中 l000 keV 之原子分辨電子顯微鏡 (atomic resolution electron microscope，AREM) 其點與點間之分辨率達 0. 17nm，可直接觀察晶體中的原子。

(三) 分析裝置：如附加電子能量分析儀 (electron analyzer，EA) 可鑑定微區域的化學組成。

(四)場發射電子光源: 具高亮度及契合性，電子束可小至 1 nm。除適用於微區域成份分析外，更有潛力發展三度空間全像術(holography)。

在 SEM 方面，一方面增高分辨率，同時加上各種如 X 光探測微分析儀 (X-ray probe micro-analyzer，XPMA) 等之分析儀器，以辨別物質表面的結構及化學成分等。

近年來將 TEM 與 SEM 結合為一，取二者之長所製成的掃描穿透式電子顯微鏡(scanning transmission electron microscope，STEM) 亦漸普及。 STEM 附加各種分析儀器，如 XPMA 、 EA 等，亦稱為分析電子顯微鏡 (analytical electron Microscope) 。

第三章產品良率提昇與驗證

ATPG 自動測試圖樣產生(Automatic test pattern generation, ATPG) 系統是一種工具，產生資料給製造出來後的數字電路作測試使用。測試超大型積體電路，要達到非常高的錯誤涵蓋率（en:Fault coverage）是非常困難的工作，因為它的複雜度很高。故針對組合邏輯（Combinatorial logic）

和循序邏輯（Sequential logic）的電路測試，必須要使用不同的 ATPG 方法。

Yield Trend

65.2% 62.4%

圖3.1-2 產品經過CP測試後，由1～25片的良率圖中可以發現Bin 5與Bin6 為低良率的主因

3.2 使用分析儀器SEM & SIMS來找尋失效原因

我們針對失效的元件，利用Final test測試，可得知失效的座標與失效模式如表3.2-1，再對照IP vendor提供的bit map[1~5]來定位如圖 3.2-1，便可得知失效哪個元件與在第幾個迴圈如表3.2-2，便可使用SEM儀器來找出SRAM的位置如圖3.2-2，並針對失效位置定位進行切片，由SEM圖 3.2-3中，可以發現Via亦沒有對準下層的金屬，因接觸窗蝕刻時，容易殘留光阻的強鹼在溝槽，當Contact沒有完整的被金屬層遮蓋住，會使得金屬層底下的接觸窗遭到腐蝕，導致空洞，也許這是導致低良率的原因。

Die X Die Y Fail pattern Fail cycle & address Fail log

134 133 CPU_MBIST1 9 9195 9129 67 LiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiLiiiiiiiLLLLiLLLiiiiiiiiLLLL 134 133 CPU_MBIST1 9 9195 9129 67 LiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiLiiiiiiiLLLLiLLLiiiiiiiiLLLL 128 123 CPU_MBIST2 5 10143 10089 55 LiiLiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiLiLiiiLiLLLLiLiiLLLL 128 123 CPU_MBIST2 5 10143 10089 55 LiiLiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiLiLiiiLiLLLLiLiiLLLL 129 123 CPU_MBIST2 5 10309 10255 55 LiiiiiiiiiiiiiiiiiiiiiiiiiLiiiiiiiiLiLiiLLiLLiLiLiiLLLL 129 123 CPU_MBIST2 5 10309 10255 55 LiiiiiiiiiiiiiiiiiiiiiiiiiLiiiiiiiiLiLiiLLiLLiLiLiiLLLL 127 145 CPU_MBIST2 5 1032 978 55 LiiiiiiiiLiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiLiiiiLiLiiLLLL 127 145 CPU_MBIST2 5 1032 978 55 LiiiiiiiiLiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiLiiiiLiLiiLLLL

表3.2-1 Mbist失效die的座標與記錄

圖3.2-1 IP vendor 提供的SRAM bit map

Mbist1 512x22x2 SY208016N02

G1_MEM5 IO X Y

123,132 12 90 3

124,131 15 48 1

119,133 18 102 1

129,137 23 113 2

120,125 41 64 3

表3.2-2 定位後不僅可得知失效在哪個SRAM，亦可知道失效迴圈座標

圖 3.2-2 產品 Flood plan

3.3 針對對準不良進行分析與改善

當我們把 SEM 照片與 GDS 圖片相疊合如圖 3.3-1，便可以發現 Contact 與 Metal 1 誤差約 0.1um，因為這個偏差，容易導致金屬層底下的 contact 或 via 被腐蝕，針對這個問題，我們直覺得聯想到是曝光不良而導致的，於是我們便針對曝光機台進行實驗。

圖 3.3-1 失效 IC 的剖面圖比對 GDS 設計圖

圖 3.3-2 失效 IC 的剖面圖可發現金屬層有空洞

我們拿了 6 片晶圓來進行實驗，Via1 全部都是用 Scanner 機台，但在 Via2~Via5 時，＃21～24 仍使用 Scanner，＃20,25 便改為 Stepper，由圖 3.3-3～3.3-6 可以明顯發現，全程使用 Scanner 的晶圓有比較高且穩定的良率。

3.4 尋找其他失效原因（I）改變金屬矽化物沈積方式與回火溫度

由圖3.4-1 們可以發現，使用scanner的光罩與機台可以提昇晶圓邊緣的良率，但這距離量產良率還有一段差距，故我們仍需繼續進行下一個提昇良率的實驗。

在文檔中針對半導體製程金屬層良率提昇研究 (頁 13-0)

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1.2 研究動機與目的

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