局部性應變矽

局部性應變 (local strain)主要是以矽鍺重填入源極與汲極又稱為嵌入式 矽鍺 (embedded SiGe, e-SiGe)、矽碳重填入源極與汲極抑稱為嵌入式矽碳 (embedded SiC, e-SiC)、氮化矽作為 CESL、淺溝槽隔離製程或是應力記憶技 術等方式，上述提及的製程技術優點在於可以對電晶體施以一個單方向的應 力，而應力可以是拉伸應力也可以是壓縮應力，並將應力有效的傳遞至通道 中以影響載子遷移率且產生的缺陷較少以及有效質量與散射率較小[14]；由 於是採用局部應變的方式，應力的單方向特性只會散布在給予應力的特定區 域，所以可運用的範圍就較廣也較好控制應力的方向。然而採用外加應力來 提升電子傳輸的方式， 往往會使得製程變得較為複雜，為了不改變現有的 製程，而將應力施於 CESL 材料中或在是淺溝槽隔離製程加入緩衝層 (buffer layer)應力的方式[14][15]，其示意圖如圖 2-11所示，對於 n 型電晶體的表現 有提升，但於 p 型電晶體則沒有明顯的改善，以開關特性圖 2-12可得知[14]。

將應力施於淺溝槽隔離製程會使得電晶體產生缺陷導致漏電流增加[14]，所 以淺溝槽隔離製程上填入的材料已經減少其應力，以降低缺陷產生[16]，以 下介紹幾種常用的局部性應變製程。

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圖 2-11 淺溝槽隔離緩衝層結構[14]

圖 2-12 n 型電晶體與 p 型電晶體之開關特性圖[14]

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由於 CESL 的拉伸應力或壓縮應力可傳遞至通道以改善電晶體的電子或 電洞遷移率，所以 CESL 製程是應變技術的其中一種來。在電晶體覆蓋上一 層具有應力的氮化矽 (SiN)，使其引起的機械應力 (mechanical stress)能夠有 效地傳遞至電子傳輸之通道，進而改善載子遷移率與提升元件性能。以具有 拉伸應力的 CESL 為例，使通道受力的機制主要是 CESL 初始的內應力，在 有內應力的情形下 CESL 與側壁 (spacer)、閘極、源極及汲極接和，除了拉 扯閘極 、源 極與 汲 極之外 ，下 方的 通 道也會 受到 平行 於 通道長 度方 向 (channel length direction, x direction)之拉伸力。spacer 也受到 CESL 的拉扯，

在垂直的方向 (poly height direction, y direction)產生一個壓縮應力使閘極受 到壓縮並將此應力傳遞至通道中，如圖 2-13 所示，圖中的箭頭為其應力的 方向[17]。電晶體的通道寬度方向 (channel width direction, z direction)則因為 寬 度 較 大 ， 而 受 到 之 應 變 就 較 小 ， 此 情 形 又 可 稱 為 平 面 應 變 (plane strain)[17][37]。

圖 2-13 拉伸應力 CESL 之示意圖[17]

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將拉伸應力與壓縮應力之 CESL 可用於 n 型電晶體與 p 型電晶體，但是 n 型電晶體使用具有拉伸應力的 CESL 的表現較好，反之使用壓縮應力的 CESL 會使得表現變差；而 p 型電晶體則適合使用壓縮應力的 CESL，拉伸 CESL 會使其性能變差 [8][10]，其受到應力的表現如表 2-1 所示[14]。但 CESL 作用於長通道與短通道電晶體後，通道受應力後的表現會有所不同；

以 p 型電晶體為例，壓縮的 CESL 用於短通道時，通道區域受到的壓縮應力 會更加的大，則使用於短通道之性能提升更加的顯著。但若是在長通道的情 況下，通道受到的應力反而是為拉伸應力。因此，選用拉伸或壓縮應力之 CESL 需依照電晶體的通道長度而選定；長通道與短通道的電晶體受力後的 通道變形方式如圖 2-14所示[16]。在製程上，以沉積的方式可決定 CESL 薄 膜 的 內 應 力 型 式 ， 以 低 壓 化 學 氣 相 沉 積 (low pressure chemical vapor deposition, LPCVD)製作出的 CESL 薄膜為拉伸應力，而電漿增強式化學氣 相沉積 (plasma enhanced chemical vapor deposition, PECVD)製程的 CESL 則 為壓縮應力[17][18]。CESL 的厚度與初始應力的大小會影響通道受力的情形 與分佈，因此電晶體的表現與 CESL 有關，如圖 2-15所示[19]。

表 2-1 電晶體的三維應力效應表現[14]

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圖 2-14 長通道與短通道之電晶體受到應力後通道情形[16]

圖 2-15 CESL 厚度與通道應力大小之關係[19]

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另外一個種應力來源是在電晶體的源∕汲極填入矽鍺或矽碳這種應力 產生的機制跟上述的矽鍺虛擬基板很類似，也是利用材料的晶格常數大小不 同使通道產生應力以提升電子或電洞的遷移率。由於鍺晶格較矽晶格大，將 矽鍺嵌 入源 ∕汲 極 對於通 道會 產生 壓 縮應力 ，研 究顯 示 此種製 程對於 pMOSFET 的電洞遷移率提升約 50 %，其結構與電洞遷移率之比較如圖 2-16 與圖 2-17 所示[8]。p 型電晶體在大電場下受縱向 (longitudinal)單軸壓縮應 力時，其電洞遷移率可維持一定，因此使用應力矽製程技術的主要優點為在 大電場且受到低應力的情形下，電洞遷移率仍然會提升[10]。

n 型電晶體則是使用矽碳入源∕汲極的製程，此製程機制與矽鍺填入源

∕汲極相同，但產生之效果為相反，由於碳之晶格常數比矽的晶格常數還要 小，因此矽碳填入源∕汲極對於通道會產生一個拉伸的應力，可改善載子遷 移率與電晶體性能的提升。在淺溝槽隔離製程與 p 型井植入後，製作閘極氧 化層與閘極，以光罩 (hard mask)定義出閘極，隨後袋狀植入 (halo implants) 以 及 形 成 側 壁 。 在 側 壁 形 成 後 ， 將 源 ∕ 汲 極 之 區 域 以 非 等 向 性 蝕 刻 (anisotropic etch)方式蝕刻出溝槽，並以化學氣相的磊晶沉積方式將摻有磷的 矽碳填入此溝槽，其中使用矽、碳和磷由甲基矽甲烷 (monomethylsilane)與 磷化氫 (phosphine)作為氣體來源，沉積的溫度為 500℃至 575℃之間。接著 源極、汲極以尖峰退火 (spike-anneal)，退火溫度限制在 950℃，最後接著為 矽化 (silicide)製程，其結構與驅動電流提升如圖 2-18與圖 2-19所示[20][21]。 綜合上述的幾種應力來源，影響通道中應力多寡的關鍵為 鍺的濃度(圖 2-20)[22]、碳的濃度、矽鍺的厚度、矽碳的厚度、元件通道長度(圖 2-21)[21]

以及 CESL 的厚度與初始應力的大小。

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圖 2-16 矽鍺填入源∕汲極之結構[8]

圖 2-17 矽鍺重填於源∕汲極之電洞遷移率比較[8]

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圖 2-18 矽碳入源∕汲極之結構[20]

圖 2-19 矽碳填入源∕汲極之驅動電流[21]

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圖 2-20 鍺的濃度與電晶體的開關特性[22]

圖 2-21 不同通道長度之應力分佈[21]

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