應力記憶技術

由於科技的進步，積體電路的使用越來越廣泛且對於電子品產輕薄短小 的追求也是一種趨勢，而元件的操作速度與尺寸要求也相對的提高，因此就 必須提高電晶體的操作速度也需要縮減其尺寸；但當電晶體的尺寸縮減到一 定程度，就無法避免短通道產生的效應，故控制短通道效應也是一個需要解 決的問題。為了能夠控制短通道效應且不犧牲驅動電流 (drive current)，是 目前電晶體在奈米尺寸 (nanoscale)下最需要克服的一大挑戰[23]。現今常用 的幾種使用應變通道技術 (strain channel techniques)能夠提升載子遷移率，

目前高伸張應力的氮化矽作為 CESL 層已被廣泛的用於先進的電晶體製程技 術，其產生的單方向的拉伸機械應力可傳遞並作用於 n 型電晶體之通道，其 詳細的物理機制在上述有說明。

應力記憶技術 (stress memorization technique, SMT) 為較新的一種應變 矽 製 程 技 術 ， 此 製 程 技 術 用 於 先 進 的 互 補 式 金 屬 氧 化 物 半 導 體 (complementary metal oxide semiconductor, CMOS)不僅增加成本的效益並且 能與傳統的製程相容，也能夠與其他應變技術匹配和結合，以提供了更多的 應變機會。應力記憶技術為利用一個可移除式且具有拉伸應力的氮化矽層，

在源極與汲極區域的離子植入 (ion implant)之後，將其沉積在電晶體的閘極 上方，接下來使用快速熱退火 (rapid thermal annealing, RTA)使源極與汲極離 子植入區域活化隨之並移除此氮化矽層，製程流程如圖 2-22所示[23]。此種 應 變方 法 可 提升 n 型電晶體的驅動電流而對於 p 型電晶體則無退化 (degradation)的現象[14][24]。此製程機制為應力記憶技術可產生永久的應力 (permanent stress) 導致通道區域受到應變而使載子遷移率增加以及改善元 件 特 性 ； 因 為 移 除 氮 化 矽 層 後 剩 餘 應 力 (residual stress) 作 為 可應 力 源 (stressor)使應變可保留住，又稱為應力記憶效應 (stress memorization effect)，

這種製程技術與傳統的 CESL 的不同在於 CESL 為沉積氮化矽之後產生的初

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始機械應力作為應力來源[23]。圖 2-23為使用傳統製程與應力記憶技術製程 的線性電導 (linear transconductance，G_{m_lin})之比較圖，線性電導大約提升 10%，證明應力記憶技術製程有效改善載子遷移率，因電導值的增加為永久 的形變記憶[23]。

圖 2-22 應力記憶技術的製作流程[23]

圖 2-23 傳統製程與應力記憶技術製程之電導比較[23]

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有研究指出應力記憶技術製程與幾個基本的製程因素有關：源∕汲極的 n 型植入與熱退火、非晶矽 (amorphized silicon)的植入、氮化矽的沉積以及 非晶矽由非晶到結晶狀態產生的塑性變型 (plastic deformation)等影響，因此 提出一個塑性變型模型來解釋其物理現象[23]，此模擬出多晶矽閘極形態改 變為不可逆，在源極與汲極退火時，多晶矽的閘極遭受到結構的變形，從彈 性 (elastic)變為塑性狀態；此種塑性變型在通道方向產生拉伸應力，在垂直 通 道 的 方 向 產 生 一 個 壓 縮 性 的 應 力 ， 並 且 藉 由 矽 材 料 的 壓 阻 係 數 (piezoresistance)可得知載子遷移率有所提升[8] [23]。

此外，應力記憶技術中沉積之氮化矽薄膜也會影響多晶矽閘極的變形，

因為氮化矽的楊氏係數大於二氧化矽抑制了其向外的擴張[25]；在源極、汲 極植入 n 型的原子且其原子質量較大的磷 (phosphorus, P)或砷 (arsenic, As) 後，則閘極的體積會擴大且轉變為非晶狀態，隨後在源極與汲極退火時，非 晶狀態會轉為多晶態且晶粒大小 (grain size)也會因此變大再加上有外層氮 化矽薄膜的覆蓋作為邊界層以抑制其體積的擴大以及 spacer 會限制住其擴 張，導致垂直方向受到壓縮的力並傳遞至通道而拉伸的力產生在通道方向，

因此剛性的氮化矽薄膜的在應力記憶技術中扮演一個重要的角色[22]；

Ortolland 研究團隊發現若使用材料更堅硬且具有低多孔性與覆蓋強度較高 的氮化物，則能更有效的將應力記憶效應傳遞至通道[23][24]。另一個應力 記憶技術的優點為其製程能夠減少臨界電壓下滑與改善汲極引起的能障下 降效應。由圖 2-24與圖 2-25明顯的看出其改善的情形[23]。

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圖 2-24 臨界電壓下滑比較與改善情形[23]

圖 2-25 汲極引起的能障下降效應的比較[23]

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由於使用應力記憶技術製程有效提升元件性能，若將 CESL 應力來源與 應力記憶技術作結合，其應力會有加成的效應，由圖 2-26 的 n 型電晶體之 輸出特性可得知此方式是可行的，因此整合應力記憶技術與 CESL 的製程可 能會是未來的趨勢。

圖 2-26 應力記憶技術製程與 CESL 結合之輸出特性曲線[23]

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