先進應變工程於奈米電子元件之模擬與實驗驗證

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(1)國立臺灣師範大學機電科技學系碩士論文指導教授：劉傳璽博士李昌駿博士先進應變工程於奈米電子元件之模擬與實驗驗證 Simulations and experimental validations of nanoscale electronic devices using advanced strained engineering. 研究生：鄧筱璇撰中. 華. 民. 國. 一. 百. 零. 一. 年. 六. 月.

(2) 致謝十分地感謝劉傳璽教授在課業與研究上的指導以及關心日常生活等事物，在劉老師身上不僅僅學習到了課業上的知識與實務經驗，在待人處事的態度、作事效率以及人際關係上亦收穫良多，使得這兩年來的研究生活充實愉快，得以順利完成研究，也令我成長許多亦明確地確立未來的工作目標。感謝李昌駿教授的指導與研究上的訓練與建議，讓我對於研究有更多的想法與思考方向並且突破研究之瓶頸，使得研究更順利地完成。感謝口試委員莊紹勳教授與王木俊教授，在口試時對於我的論文與研究提供了許多寶貴的意見，使得我的研究能有更深入的討論空間以及論文內容更加的完整。感謝研究室的學長們與同學們，讓我很快地適應學校環境與住宿生活。謝謝國立台北科技大學博士班徐鴻文學長在研究上的基本理論教學與實驗數據分析的指導與建議，使得我對於研究有明確的方向與想法。謝謝彥興總是幫大家打點研究室大大小小的事務以及對我的照顧與協助就像是媽媽一樣。謝謝彥良樂於分享很多對於事物不同的觀點與想法，讓我對於一些事物有更多的省思。謝謝文亮與景承分享業界的經驗與資訊，讓我對於職場多一些了解。謝謝秀麗常常陪我聊天，讓我宿舍生活不會感到無聊，能夠跟你一起分享心事、聽彼此抱怨、關心與鼓勵真的很開心，也謝謝妳最近分享職場心得。謝謝昀松時常陪我聊天並且分享職場的經驗與資訊，讓我覺得很受用。謝謝詠善總是在需要的時候挺身而出並且幫了不少的忙，令我感到很窩心，你的表演與耍寶總是讓我笑聲不斷。謝謝文奕時常跟我交流彼此的想法與意見，讓我眼界大開。謝謝敏惠時常跟我一起討論美食與電腦資訊，讓我總是能夠吃得很開心與滿足，一直覺得你的笑聲很可愛，也帶給大家不少的歡笑。易寒總是會脫口而出一兩句韓語，你的打招呼方式讓我覺得很有趣。證宇的.

(3) 害羞與反應總令我訝異，不過當你上台報告時的那份自信也令我驚豔。感謝學弟妹們的幫忙，很喜歡你們討論課業時執著與認真的態度，能跟你們一起相處與討論研究真的很開心。榮皓很忠厚、樸實又積極進取，希望你繼續加油！很謝謝你在我煩躁的時候主動幫忙與關心。謝謝姿含幫我整理實驗數據，在我焦頭爛額的時候不用煩惱數據的問題，讓我能夠安心的寫論文，謝謝妳總是陪我聊天，並且在我低潮的時候找我吃美食，讓我暫時忘記煩惱。關口育正講話時害羞，但很喜歡聽你講台語與日語，祝福你未來的研究順利。感謝朋友們的噓寒問暖與鼓勵。謝謝雅慧、如婷跟瓊尹特地來台北找我聚餐，雖然是沒有目的地閒晃與亂聊，但是我每次見到妳們都很開心。謝謝嘉麟在我煩悶的時候約我吃早午餐，每次跟妳聊完心情放鬆不少。謝謝旭航時常跟我聊天並交流彼此的校園生活。謝謝建中與育麒每次經過師大的時候會找我聚一聚。謝謝曉瑩的關心與鼓勵，很多時候都覺得只有妳懂我。最後要感謝我最重要的家人們，我的爸爸鄧喜人先生、媽媽謝宜伶女士、哥哥鄧凱隆以及弟弟鄧力瑋，當我選擇繼續進修學業時，都給予我支持與鼓勵，讓我可以專心的作研究。謝謝這段日子所有關心我以及幫助我的人，感謝你們讓我有所成長與收穫，也讓我擁有一段充實又美好的回憶。.

(4) Abstract In this study, the effect of layout of the n-type metal-oxide field-effect transistors (nMOSFET) on the stress distribution and performance of devices was analyzed. The nMOSFET is mainly composed of silicon–carbon (SiC) stressors embedded in the source and drain (S/D) regions with the carbon mole fraction of 1.65 % and a 1.1 GPa tensile contact etch stop layer (CESL), respectively. The stress contour of device induced by CESL and the protruding gate width on shallow trench isolation was discussed by the proposed three-dimensional (3D) finite element analysis (FEA) in this research. The results revealed that as the protruding gate width is approximately 0.2 m, the maximum carrier mobility gain is about 72.5 % under the consideration of non-process flow simulation. In contrast, the maximum gain of carrier mobility achieves close to 77.5 % by using the process-flow simulation technique. The above-mentioned results match well with the simulated trends reported in the relevant literatures.. On the other hand, by means of two dimensional (2D) as well as 3D FEA process-flow simulations, the stress impacts of nMOSFETs resulted from CESL combined with the design of SiGe channel are performed. Two different stresses of CESL, 1.1 GPa and -2.0 GPa, with a fixed channel width of 10 m are used under the parametric study of channel length. The stress distribution of channel region could be completely observed during simulations. Owing to the FEA results of 2D are matched with 3D analysis, the simulated type could be simplified to 2D mode. As compared with the electrical properties measured by.

(5) the 10/0.11, 10/1, and 10/10 (m/m) of ratios for the combinations of width and length in channel region, the analytic results point out that the electrical properties are corresponded with the stress trends. Consequently, a short channel length combined with a tensile CESL could enhance it device characteristics. Moreover, a long channel length integrated with a compressive CESL could improve its electrical performance, significantly.. Keywords: SiC S/D stressor, CESL, Finite element analysis, SiGe channel.

(6) 中文摘要本研究分析 n 型電晶體元件佈局圖對於元件之應力分佈與性能表現。該先進奈米元件之應力源主要由碳化矽材料填充於源∕汲極與具有拉伸應力之接觸蝕刻終止層組成；其中碳莫耳比例為 1.65 %，接觸蝕刻終止層之拉伸應力為 1.1 GPa。此研究提出一利用三維有限元素分析，模擬接觸蝕刻終止層之應力對於淺溝槽隔離上方的延伸閘極與元件通道之影響。模擬若以非製程方式考慮分析時，當延伸閘極之寬度為 0.2 m 時，元件載子遷移率增益之最大值約達 72.5 %；分析結果指出若延伸閘極之寬度超過此尺寸，則接觸蝕刻終止層之機械應力將為元件性能表現之主要影響。若採以製程方式分析之，則當延伸閘極之寬度為 0.2 m 時，元件載子遷移率增益之最大值約達 77.5 %，該模擬結果與相關文獻之分析趨勢符合。另一方面，本研究亦分別以二維與三維有限元素模型採用製程順序步驟之模擬法，分析具有矽鍺通道結合接觸蝕刻終止層結構之 n 型電晶體元件；其中接觸蝕刻終止層分別為拉伸應力為 1.1 GPa 與壓縮應力－2.0 GPa。分析時固定元件通道寬度為 10 m 並改變元件通道長度，以觀察元件通道內之應力分佈與電性性能表現。由於二維與三維模擬趨勢相互匹配，因此可以二維模擬簡化三維模擬。與元件通道寬度與長度之比例分別為 10/0.11, 10/1, 10/10 (m/m)的情形下之電性測量結果相比較，發現元件通道之應力趨勢與電性測量結果相符。此外，藉由應力模擬與電性結果可得知，在較短元件通道長度時，拉伸應力之接觸蝕刻終止層可提升元件特性；而在較長通道長度時，則為壓縮應力之接觸蝕刻終止層對於元件表現有所提升。. 關鍵字：碳化矽源∕汲極、接觸蝕刻終止層、有限元素分析、矽鍺通道 i.

(7) 目錄第一章緒論 ......................................................................................................... 1 1.1 金氧半場效電晶體 .................................................................................. 1 1.2 應變工程於金氧半場效電晶體 .............................................................. 1 1.3 有限元素法與分析 .................................................................................. 1 1.4 電晶體的電性 .......................................................................................... 2 1.5 本論文研究方向 ...................................................................................... 2 第二章文獻探討 ................................................................................................. 3 2.1 金氧半場效電晶體 .................................................................................. 3 2.1.1 電晶體結構 ................................................................................... 3 2.1.2 電晶體的基本操作特性................................................................ 5 2.1.3 電晶體轉移特性............................................................................ 6 2.1.4 電晶體性能.................................................................................... 8 2.2 應變矽 .................................................................................................... 10 2.2.1 應力與應變 ................................................................................. 11 2.2.2 應變矽的物理機制 ..................................................................... 14 2.2.3 全面性應變矽.............................................................................. 16 2.2.4 局部性應變矽.............................................................................. 18 2.2.5 應力記憶技術 .............................................................................. 27 2.2.6 壓阻效應 ...................................................................................... 32 2.3 電晶體結構與多重應力源 .................................................................... 33 2.3.1 矽鍺通道之電晶體結構 .............................................................. 33 2.3.2 矽鍺(矽碳)與 CESL 之結構 ....................................................... 38 ii.

(8) 2.3.3 矽鍺通道與 CESL 之結構 .......................................................... 41 第三章實驗設計 ............................................................................................... 46 3.1 有限元素分析 ........................................................................................ 46 3.1.1 有限元素的基本概念 ................................................................. 47 3.1.2 模型的簡化 ................................................................................. 49 3.1.3 材料參數與邊界條件的設定 ..................................................... 51 3.1.4 元素單元類型 ............................................................................. 53 3.2 矽碳重填於源極與汲極結構 ................................................................ 58 3.2.1 實驗流程 ..................................................................................... 58 3.2.2 材料參數與邊界條件設定 ......................................................... 59 3.2.3 實驗方法與步驟 ......................................................................... 61 3.3 矽鍺通道結構 ...................................................................................... 64 3.3.1 實驗動機與流程 ......................................................................... 64 3.3.2 實驗步驟 ..................................................................................... 65 3.3.3 電性測量與模擬方法 ................................................................. 67 第四章結果與討論 ........................................................................................... 69 4.1 元件源極與汲極具矽碳結構模擬與分析 ............................................ 69 4.1.1 矽碳結構非製程模擬方式之矽碳模擬結果 ............................. 71 4.1.2 矽碳結構非製程模擬方式之 CESL 模擬結果 ......................... 73 4.1.3 矽碳結構非製程模擬方式之矽碳與 CESL 模擬結果 ............. 78 4.1.4 矽碳結構製程步驟模擬方式之矽碳與 CESL 模擬結果 ......... 81 4.2 具矽鍺通道之元件結合 CESL 結構之模擬與分析 ............................ 83 4.2.1 具矽鍺通道之元件結合 CESL 結構之模擬結果 ..................... 85 4.2.2 具矽鍺通道之元件結合 CESL 結構之應力分佈結果 ............. 93 iii.

(9) 4.2.3 具矽鍺通道之元件結合 CESL 應力之電性測量結果分析 ..... 96 第五章結論與未來展望 ................................................................................. 102 5.1 有限元素法與應變工程之電晶體特性 .............................................. 102 5.1.1 有限元素法應用於電晶體與材料設定 ................................... 103 5.1.2 有限元素法分析之模擬 ........................................................... 103 5.1.3 應力分佈於電晶體之通道 ....................................................... 103 5.1.4 電晶體的電性 ........................................................................... 104 5.2 未來展望 .............................................................................................. 104 參考文獻 ............................................................................................................ 105. iv.

(10) 表目錄表 2-1 電晶體的三維應力效應表現 .................................................................. 21 表 2-2 壓阻係數 .................................................................................................. 32 表 3-1 矽碳結構之材料特性 .............................................................................. 60 表 3-2 矽鍺通道結構之材料特性 ...................................................................... 68. v.

(11) 圖目錄圖 2-1 電晶體結構 ................................................................................................ 4 圖 2-2 轉移特性圖以及電導與 VG 的關係圖 ..................................................... 6 圖 2-3 電晶體操作在飽和區之轉移特性圖 ........................................................ 7 圖 2-4 應力的定義 .............................................................................................. 11 圖 2-5 應變定義之示意圖 .................................................................................. 13 圖 2-6 應力-應變圖 ............................................................................................ 13 圖 2-7 導電帶能谷受到雙軸的拉伸應力後的應變結果 .................................. 14 圖 2-8 垂直方向的價電帶結構 .......................................................................... 15 圖 2-9 典型的應變矽結構 .................................................................................. 17 圖 2-10 絕緣層上之應變矽與絕緣層上矽鍺結構 ............................................ 17 圖 2-11 淺溝槽隔離緩衝層結構 ........................................................................ 19 圖 2-12. n 型電晶體與 p 型電晶體之開關特性圖 ........................................... 19. 圖 2-13 拉伸應力 CESL 之示意圖 .................................................................... 20 圖 2-14 長通道與短通道之電晶體受到應力後通道情形 ................................ 22 圖 2-15. CESL 厚度與通道應力大小之關係 ................................................... 22. 圖 2-16 矽鍺填入源∕汲極之結構 .................................................................... 24 圖 2-17 矽鍺重填於源∕汲極之電洞遷移率比較 ............................................ 24 圖 2-18 矽碳入源∕汲極之結構 ........................................................................ 25 圖 2-19 矽碳填入源∕汲極之驅動電流 ............................................................ 25 圖 2-20 鍺的濃度與電晶體的開關特性 ............................................................ 26 圖 2-21 不同通道長度之應力分佈 .................................................................... 26 圖 2-22 應力記憶技術的製作流程 .................................................................... 28 圖 2-23 傳統製程與應力記憶技術製程之電導比較 ........................................ 28 vi.

(12) 圖 2-24 臨界電壓下滑比較與改善情形 ............................................................ 30 圖 2-25 汲極引起的能障下降效應的比較 ........................................................ 30 圖 2-26 應力記憶技術製程與 CESL 結合之輸出特性曲線 ............................ 31 圖 2-27 價電帶與導電帶之能帶結構 ................................................................ 35 圖 2-28 矽鍺通道結構的電晶體能帶圖 ............................................................ 35 圖 2-29 具有矽鍺通道之電晶體 ........................................................................ 36 圖 2-30 電流-電壓之特性曲線圖 ...................................................................... 36 圖 2-31 長通道電晶體之載子遷移率 ................................................................ 37 圖 2-32 載子遷移率與通道長度之曲線 ............................................................ 37 圖 2-33 矽鍺源∕汲極結合 CESL 結構 ............................................................ 39 圖 2-34 開關特性圖 ............................................................................................ 39 圖 2-35 元件通道長度方向之應力趨勢 ............................................................ 40 圖 2-36 驅動電流比較 ........................................................................................ 40 圖 2-37 矽鍺通道與 CESL 之結構 .................................................................... 42 圖 2-38 有 Si-cap 的 p 型電晶體之載子遷移率 ............................................... 43 圖 2-39 矽鍺通道的 n 型電晶體與 p 型電晶體之特性曲線 ............................ 44 圖 2-40 矽鍺通道 p 型電晶體與 CESL 之電流-電壓....................................... 44 圖 2-41 短通道之 p 型電晶體的電導圖 ............................................................ 45 圖 2-42 電流-電壓曲線圖 .................................................................................. 45 圖 3-1 三維的長柱狀結構 .................................................................................. 49 圖 3-2 模型簡化為平面應變的形式 .................................................................. 50 圖 3-3 三維薄板結構 .......................................................................................... 50 圖 3-4 模型簡化為平面應力的形式 .................................................................. 50 圖 3-5 二維與三維的桁架元素 .......................................................................... 54 圖 3-6 二維與三維的樑元素 .............................................................................. 54 vii.

(13) 圖 3-7 二維與三維的平面元素 .......................................................................... 55 圖 3-8 三維的殼元素 .......................................................................................... 55 圖 3-9 實心元素 .................................................................................................. 56 圖 3-10 平面元素單元 ........................................................................................ 57 圖 3-11 實心元素單元 ........................................................................................ 57 圖 3-12 實驗流程圖 ............................................................................................ 58 圖 3-13 三維模型結構 ........................................................................................ 63 圖 3-14 非製程模擬方式與製程步驟模擬方式求解流程 ................................ 63 圖 3-15 實驗流程圖 ............................................................................................ 64 圖 3-16 控制組之 n 型電晶體模型結構 ............................................................ 66 圖 3-17 具有矽鍺通道之 n 型電晶體模型結構 ................................................ 66 圖 4-1 結構佈局圖 .............................................................................................. 70 圖 4-2 四分之一的 n 型電晶體結構三維模型 .................................................. 70 圖 4-3 不同源∕汲極長度之應力趨勢 .............................................................. 72 圖 4-4 不同源∕汲極長度之載子遷移率增益 .................................................. 72 圖 4-5 不同源∕汲極長度的 CESL 效應 .......................................................... 74 圖 4-6. CESL 影響較短的延伸閘極寬度之力學行為 ..................................... 74. 圖 4-7. CESL 影響較長的延伸閘極寬度之力學行為 ..................................... 74. 圖 4-8. CESL 效應在不同延伸閘極寬度的 Sxx 與 Syy 應力分佈 .................... 75. 圖 4-9. CESL 影響延伸閘極寬度遠大於通道寬度之力學行為 ..................... 76. 圖 4-10 考慮不同源∕汲極長度尺寸下，CESL 效應在各種延伸閘極寬度時之載子遷移率增益變化 ....................................................................... 77 圖 4-11 源∕汲極與 CESL 應力疊加在不同延伸閘極寬度之 Sxx 與 Szz 應力分佈圖 ....................................................................................................... 79. viii.

(14) 圖 4-12 不同源∕汲極長度尺寸下，元件的矽碳源∕汲極與 CESL 疊加效應 ............................................................................................................... 80 圖 4-13 疊加矽碳源∕汲極與具拉伸應力 CESL，在不同延伸閘極寬度下之載子遷移率增益變化圖 ....................................................................... 80 圖 4-14 以製程步驟模擬方式模擬不同源∕汲極長度尺寸下之矽碳源∕汲極結構與拉伸應力 CESL 之疊加效應 ................................................... 82 圖 4-15 以製程步驟模擬方式模擬疊加矽碳源∕汲極與 CESL 應力下，考慮不同延伸閘極寬度對其載子遷移率增益之變化 ............................... 82 圖 4-16 二維應力模擬分析 ................................................................................ 83 圖 4-17 元件佈局圖與應力分析之三維模型結構 ............................................ 84 圖 4-18 元件具矽鍺通道結構之二維應力於各種通道尺寸下之趨勢變化圖 86 圖 4-19 考慮通道尺寸下，矽鍺通道疊加拉伸應力 CESL 之二維模擬分析之趨勢圖 ................................................................................................... 88 圖 4-20 考慮通道尺寸下，矽鍺通道疊加壓縮應力 CESL 之二維模擬分析之趨勢圖 ................................................................................................... 88 圖 4-21 拉伸應力與壓縮應力 CESL 影響之二維模擬分析趨勢之比較 ........ 90 圖 4-22 拉伸應力與壓縮應力 CESL 影響之 Sxx 趨勢比較圖 ......................... 90 圖 4-23 具矽鍺通道元件其二維與三維模擬分析於改變通道尺寸下之趨勢比較 ........................................................................................................... 91 圖 4-24 具矽鍺通道元件其結合拉伸應力 CESL 下之二維與三維模擬分析於改變通道尺寸下之趨勢比較 ............................................................... 92 圖 4-25 具矽鍺通道元件其結合壓縮應力 CESL 下之二維與三維模擬分析於改變通道尺寸下之趨勢比較 ............................................................... 92 圖 4-26 具矽鍺通道元件之 Sxx 應力分佈圖 ..................................................... 94 圖 4-27 具矽鍺通道元件結合拉伸應力 CESL 影響之 Sxx 應力分佈圖 ......... 94 ix.

(15) 圖 4-28 具矽鍺通道元件結合壓縮應力 CESL 影響之 Sxx 應力分佈圖 ......... 95 圖 4-29 元件通道長度為 0.11 m 之 ID-VD 特性曲線 ..................................... 97 圖 4-30 元件通道長度為 1 m 之 ID-VD 特性曲線 .......................................... 97 圖 4-31 元件通道長度為 10 m 之 ID-VD 特性曲線 ........................................ 98 圖 4-32 比較控制組與實驗組之 ID 增益量 ....................................................... 98 圖 4-33 元件通道長度為 0.11 m 之載子遷移率曲線變化 .......................... 100 圖 4-34 元件通道長度為 1 m 之載子遷移率曲線變化 ............................... 100 圖 4-35 元件通道長度為 10 m 之載子遷移率曲線變化 ............................. 101 圖 4-36 比較控制組與實驗組之載子遷移率增益量 ...................................... 101. x.

(16) 第一章緒論 1.1 金氧半場效電晶體由於科技的進步，積體電路的使用已很密切的融入人們的生活中，例如生活周遭隨處可見的電腦、電視、手機等電子產品，其中的操作晶片以電晶體為最重要的元件之一，以電晶體的結構與組成又可將其稱為金氧半場效電晶體 (Metal-Oxide-Semiconductor Field Effect Transistor, MOSFET)，主要的結構組成為多晶矽閘極或金屬閘極、氧化層與半導體為基板。將於 2.1 節將介紹傳統的電晶體之組成結構與特性。. 1.2 應變工程於金氧半場效電晶體由於現今的產品強調輕薄短小又不失其元件特性與開關的速度，因此，將提升電晶體元件的驅動電流與其開關特性，以電晶體的 ID(sat)電流公式可以解釋使元件的驅動電流增加可利用提升氧化層的電容值、高介電係數的氧化層材料或是提高載子遷移率 (mobility)。本論文將討論提高載子遷移率的方式，利用對 n 型電晶體施予應力的方式使結構間相互的應力影響將應力傳遞至通道中，以增加元件的特性與表現，應力的施加方式與物理機制於 2.2 節與 2.3 節說明。. 1.3 有限元素法與分析由於元件的通道應力為不連續性且應力的表現與材料特性有關，因此，透過二維與三維的有限元素分析模擬通道應力的情形與應力值的大小，將分析與討論模擬的結果。二維與三維模擬的設定方式、使用元素單元類型、材料參數與邊界條件的設定、應力產生的方式將在 3.1 節有詳細的說明。由於模擬方式的不同使得結果亦有所差異，主要模擬方式之差異、實驗流程與結構說明將於 3.2 節細述。. 1.

(17) 1.4 電晶體的電性將製作具有 Si-cap、矽鍺通道與矽緩衝層的 n 型電晶體結構並且結合兩種不同應力情形的接觸蝕刻終止層，接著測量其電晶體的 ID-VD 特性曲線與計算載子遷移率以及載子遷移率的增益情形，由此電性趨勢可以推估元件之特性表現是否有提升。本研究的 n 型電晶體製作流程、元件的結構與尺寸、材料特性以及電性的測量於第三章有詳細的說明。. 1.5 本論文研究方向首先討論模擬方式的正確性，選用一個模型改變其結構之尺寸依照不同模擬方式求出通道內之應力結果與分佈，討論應力對於材料與結構變形行為方式，再選用最符合實際情形之模擬方式。並將上述符合實際製程之模擬方式用以模擬分析具有 Si-cap、矽鍺通道與矽緩衝層的 n 型電晶體並且結合兩種不同應力情形下之接觸蝕刻終止層結構，以模擬方式得知接觸蝕刻終止層對於 n 型電晶體元件通道應力的影響，並且分析三維模擬是否能夠以二維模擬簡化使得有效地減少建模與計算時間，最後再討論應力分佈之趨勢與電性趨勢是否吻合。因此，於第四章的結果與討論中將說明使用模擬方式之正確性以及是否符合實際之製程情形，並將應力分佈與應力趨勢的結果搭配電性測量作為說明元件特性的提升與載子遷移率之增益情形。. 2.

(18) 第二章. 文獻探討. 2.1 金氧半場效電晶體科技的進步，積體電路的發展與使用已很密切地融入人們的生活之中，生活周遭隨處可見的電腦、電視、手機等電子產品大多使用電晶體所構成的晶片來運作，其中，晶片內部的積體電路由電晶體、電容、電阻、二極體等電子元件組成，由於電晶體廣泛地用於積體電路之中，且可在數位電路以及類比電路中做為切換的開關，因此有許多研究探討電晶體的特性、性能並改良其結構。. 2.1.1 電晶體結構金氧半場效電晶體依通道特性可分為 n 型電晶體 (n-type MOSFET, nMOSFET)與 p 型電晶體 (p-type MOSFT, pMOSFET)，若以操作模式做為區分，則可區分為增強型 (enhancement type)與空乏型 (depletion type)電晶體。通道的形成若以電子 (electron)為主要載子則稱 n 型電晶體，若以電洞 (hole) 為主要載子則為 p 型電晶體；當閘極無外加偏壓時，且無通道形成則為增強型電晶體；反之，當閘極無外加偏壓但是通道已經存在則為空乏型電晶體。電晶體的結構以 n 型增強型電晶體為例，如圖 2-1 所示[1]，其半導體基底 (substrate)為 p 型的矽 (Si)基板，結構最上方為閘極 (gate)，其材料為金屬 (metal)或多晶矽 (poly-silicon)；閘極下方則為閘極的絕緣層，絕緣層材料大多採用二氧化矽 (SiO2)，以熱氧化法長成，故又稱為閘極氧化 (gate oxide)層，但現今許多研究將閘極氧化層的材料換成高介電係數 (highdielectric constant)的材料，以克服元件微縮產生的一些問題，又將高介電係數材料稱為 high-k 材料；源極 (source)與汲極 (drain)則分別於電晶體的左右兩側，其為重摻雜 n 型，以 n+表示。 3.

(19) 圖 2-1 電晶體結構[1]. 4.

(20) 2.1.2 電晶體的基本操作特性以 n 型增強型電晶體為例，當源極端 (VS)與基底端 (VB)接地，則汲極電流 ID 與汲極電壓 VD 為其輸出特性。因此在上述的條件下，當外加的閘極偏壓小於臨界電壓 (VG < VT)，沒有通道形成，因此汲極電流 ID 為零，此時將電晶體的操作特性稱為截止區。當外加的閘極偏壓大於臨界電壓 (VG > VT)，並且在汲極外加偏壓小的偏壓，此偏壓須小於閘極偏壓減掉臨界電壓 (VD < VG – VT)，此時半導體表面形成 n 型通道，ID 和 VD 近似於線性，稱為線性區，線性區的輸出電流公式[2]如下： I D   nCox. W L. 2  VD    V  V V   G  T D 2  . (2.1). 其中，ID 為汲極電流，μn 為電子遷移率 (electron mobility)，Cox 為單位面積下的氧化層電容值，W 為電晶體通道的寬度，L 為電晶體通道的長度， VG 為閘極的偏壓，VT 為臨界電壓，VD 為汲極的偏壓。當外加的閘極偏壓大於臨界電壓 (VG > VT)，並且將汲極外加偏壓的增加，此偏壓須大於閘極偏壓減掉臨界電壓 (VD > VG – VT)，此時，ID 和 VD 的輸出特性飽和，稱為飽和區，飽和區的輸出電流公式[2]如下： ID . 1 W  nCox VG  VT 2 2 L. (2.2). 由上述可知，通道形成是在閘極偏壓大於臨界電壓的時候，因此通道形成時，才會有汲極電流 ID 產生，所以可以藉著調整閘極的偏壓來切換電晶體的汲極電流 ID，因此，電晶體在積體電路中扮演著開關的角色。. 5.

(21) 2.1.3 電晶體轉移特性轉移特性 (transfer characteristics)為固定汲極偏壓，將汲極電流與閘極偏壓作圖。當電晶體在線性區，其 VD 值很小通常固定為 0.05 V 或 0.1 V，所以忽略 . VD ，公式 (2.2) 可化簡為公式 (2.3)[2] 。而線性區的電導 2. (transconductance)以 gm 表示，電晶體的增益亦可以電導提升作為參考，其定義如下式： I D   nCox. gm . I D VG. W (VG  VT )VD L.   nCox VD 常數. (2.3). W VD L. (2.4). 由公式(2.3)可得知 ID 與 VD 為線性，其轉移特性圖、電導與 VG 之關係圖為如圖 2-2 所示，找出電導的最大值，再往回找 I D－VG 曲線之交點，再作切線找出與 VG 的交點稱作為 VG 之截距，此截距即為 VT ，且載子遷移率可由圖中的斜率求得。 ID. slope . n Cox W L.  VD. VG. VT. gm gm, max. VG. VT. 圖 2-2 轉移特性圖以及電導與 VG 的關係圖[2] 6.

(22) 當電晶體操作於飽和區，由公式(2.2)可得知 ID 與 VG 呈現平方關係，將公式重新整理後可得(2.5)式，因此 I D 對 VG 作圖應為一條直線，故直線外插至電流為零即可得飽和區之臨界電壓 VT 值，如圖 2-3 所示。由(2.6)式可知 gm 會隨通道的長度減少而增加，並隨著寬度的加而增加[2]，所以電晶體的尺寸也是重要的參數 (parameter)之一。 ID . gm . 1 W nCox VG  VT  2 L. I D VG.   nCox VD 常數. (2.5). W (VG  VT ) L. (2.6). ID. VT. VG. 圖 2-3 電晶體操作在飽和區之轉移特性圖[2]. 7.

(23) 2.1.4 電晶體性能根據 Gordon Moore 在 1965 年所提出的一個經驗定律，預測在經過 18 個月到 24 個月左右，積體電路上的能夠容納的電晶體數量或是電晶體的密集度會增加一倍，其性能亦提升一倍，也預測出這樣的趨勢會持續大約十年，此經驗定律又稱為摩爾定律 (Moore’s law)[3]。由於符摩爾定律的預測，電晶體的密集度提升，使得電路的佈局與設計也更加多元化，因此積體電路的晶片功能與發展也漸漸的亦趨成熟，應用也更多廣泛。在科技的日新月異，對於積體電路的尺寸要求與性能要求也越來越高；以元件的尺寸來說，消耗性的電子產品現今以輕薄短小為主流，因此電晶體尺寸微小化是必然的趨勢，使得通道長度與通道寬度漸漸地縮減，元件密集度也隨之增加；但是當電晶體的通道長度開始縮減，會產生一些在長通道 (long channel)電晶體元件下沒有出現的效應，而這些效應對於電晶體是不好的。當通道的長度縮減至約 1 μm，則會產生無法預測的短通道效應 (short channel effects)；此效應會使得臨界電壓下滑 (threshold voltage roll-off)、汲極引起的能障下降 (drain-induced barrier lowering, DIBL)、貫穿 (punch through)等問題，當通道長度小於 0.35 μm，短通道效應會更加明顯[2]。短通道效應產生是因閘極電壓產生垂直電場感應 Si 表面空乏區的空間電荷，當通道長度微縮且汲極電壓增加時，就必須考慮到水平電場對空間電荷分布的影響，因此通道長度越短源極與汲極的空乏區電荷產生重疊，使閘極感應較少的電荷造成臨界電壓下滑；當汲極電壓增加以驅動晶體由線性區到飽和區時，臨界電壓下滑的情形會更加的嚴重，而源極能障降低量等於臨界電壓下滑的量，將 DIBL 量化以(2.7)式表示[2][21]。若使用淺接面 (shallow junction) 技術於源極與汲極，則有較淺的水平接面深度使有效通道長度增長。 DIBL . VT ,lin  VT ,sat VDD  0.05. (2.7). (mV / V ). 8.

(24) 對於電晶體的性能來說，電晶體的開關則是速度越快越好，也就是增加汲極端的電流。由飽和區的汲極電流公式可得知[2]： Cox .  ox. (2.8). tox. 其中，Cox 為單位面積下之氧化層電容值， ox 為閘極氧化層之介電係數，. tox 為閘極氧化層之厚度[2]。由公式 2.8 可得知，在電晶體的其他參數不變的條件下，減少閘極氧化層厚度 ( tox )則可使得氧化層電容值 (Cox)增加，這是最普遍用來增加汲極電流的方法，但是當閘極氧化層厚度變得過薄時，會使得閘極的漏電流直接穿隧 (direct tunneling)增大而漏電流 (leakage current)亦會增加，造成元件的功率損耗；此外，將傳統閘極氧化層的二氧化矽材料替換成為高介電係數的材料，也就是增加閘極氧化層的介電係數，這樣氧化層電容值也會提升[4]。由公式(2.2)可知，縮短通道的長度可提升元件的特性與密集度會有短通道效應的問題產生，隨著元件微小化與性能的要求，增加電晶體的載子遷移率 (electron mobility)亦是研究重點，因此，使用應變工程 (strain engineering) 以改善電晶體的特性。. 9.

(25) 2.2 應變矽矽的應變工程最先是由史丹佛大學的研究團隊提出，他們使用虛擬矽鍺基板 (SiGe virtual substrate)的方式將矽成長於虛擬基板上，此製程是利用矽與鍺 (Ge)的晶格常數 (lattice constant)不匹配，使得矽產生應變，與傳統沒有使用應變工程的製程相比，有大幅提升電晶體的性能[5]；但是矽和鍺的晶格常數不匹配使得二氧化矽與應變矽 (strained-Si)之間的介面品質不好[6]。製程上，將應力 (stress)引進於電晶體的通道幾種常見的方式，矽成長於矽鍺虛擬基板上[7]、淺溝槽隔離 (shallow trench isolation, STI)製程、重填矽碳 (SiC)於源極與汲極、矽鍺重填於源極與汲極、氮化矽 (SiN)作為接觸孔蝕刻終止層 (contact etch stop layer, CESL)對通道產生應力[8]、應力記憶技術 (stress memorization technique)等方式。以應變的機制作為區分，可分為雙軸應變 (biaxial strain)以及單軸應變 (uniaxial strain)，以應變的方式來區分則將雙軸應變稱為全面性應變 (global strain)，單軸應變稱為局部性應變 (local strain)。由於電晶體的特性與載子遷移率有相關，因此使用應變工程來調整矽材料的能隙 (band gap)與載子遷移率，且許多研究顯示通道受到應力產生應變可有效的增加載子遷移率以及提升元件的特性，且對於短通道效應有所改善 [9]。. 10.

(26) 2.2.1 應力與應變正向應力 (normal stress)的定義為物體受到一個垂直的正向力，其力平均分佈於受力切面上，如圖 2-4 所示，其關係式如(2.9)式所示，依照作用力的方式分為拉伸應力 (tensile stress)與壓縮應力 (compressive stress)，拉伸應力為作用力對平面產生拉的作用，則壓縮應力為作用力對平面產生壓的作用 [33]。   lim. A0. F A. (2.9). 其中， A 為受作用力之面積， F 為垂直面積之正向力，  為正向應力，其單位為 N/m2 或 Pa。在材料為連續性且當 A 趨近於零的情形下，則其 F 與其分量也會趨近於零，但是此作用力與受作用力面積的比值會趨於一個有限值，此時的有限值則稱為應力 (stress)意即單位面積下所受到的正向作用力，可用來描述某個特定平面上的內力強度 (intensity of the internal force) [36]。. F. A. 圖 2-4 應力的定義[33]. 11.

(27) 應變 (strain)的定義為一物體受力後的變形量，其示意圖如圖 2-5 所示，圖中的 A 為面積， B 和 C 表示物體的原始長度， B 和 C ' 為變形後的總長度，正向力為 F ，此示意圖為伸長的變形，因此應變為正值，若為壓縮的變形，則應變為負值。其應變公式為(2.10)式[33]。 . . (2.10). L. 其中，  為變形量， L 為原始長度，  為應變；應變為伸長或壓縮的變形之比例，所以無單位。. 將  與  之間的關係繪製成圖則為應力-應變圖 (stress-strain diagram)，如圖 2-6 所示，縱軸為  ，橫軸為  。比例限 (proportional limit)為應力與應變線性關係的上限，遵守虎克定律 (Hook’s law)，如(2.11)式[38]。其中， E 稱為楊氏係數 (Young’s modulus)或是彈性係數 (elastic constants)，也就是彈性區曲線的斜率。降伏點 ( yielding point )或降伏應力 ( yielding stress)為彈性區與降伏區的分界點，在降伏區中產生的現象為：當負載繼續變大，使應力達到降伏應力後，此時的應力不會再增加或是出現微小波動，而應變卻迅速增大，表示材料或試片已經暫時失去抵抗形變的能力。極限強度 (ultimate strength)為最大應力負載，超過極限強度則應變增加但應力減少直到試片破裂為止，因此破裂點 (fracture)表示試片破裂的時候[38]。.   E . (2.11). 12.

(28) B. B L. C. δ. A. C' F. 圖 2-5 應變定義之示意圖[33].  降伏點. 極限強度破裂點. 比例限. E 1. 彈性區降伏區. 塑性區. 圖 2-6 應力-應變圖[38]. 13. .

(29) 2.2.2 應變矽的物理機制電子的遷移率變化與導電帶 (conduction band)的能谷 (valley)、價電帶 (valence band)能帶的分布、散射率、有效質量等有關，在矽受到應變之前，導電帶上六個能谷能量簡併 (energy degenerated)，價電帶的重電洞 (heavy hole, HH)和輕電洞 (light hole, LH)能量亦簡併；當受到雙軸的拉伸應力時，平面上 (in-of-plane)的晶格受到拉力而伸長，垂直方向 (out-of-plane)的晶格反而被壓縮，此時六個能谷分裂，其對應到 k 空間，kx 與 ky 方向的能谷 (fourfold degenerate, Δ4)其能帶上升，而 kz 方向的能谷 (twofold degenerate, Δ2)其能帶下降，如圖 2-7 [11]、圖 2-8 所示[10]。因此，電子大多分布在較低能帶的Δ2 能谷，此時有效質量 (effective mass)較小，故能夠增加電子遷移率。此外，應變導致能帶分裂 (band splitting) 使得能谷間的散射率 (inter-valley scattering rate)降低，而且傳導帶的有效狀態密度也降低，因此，可以有效的改善載子遷移率[3]。. 圖 2-7 導電帶能谷受到雙軸的拉伸應力後的應變結果[11]. 14.

(30) 圖 2-8 垂直方向的價電帶結構[10]. 15.

(31) 2.2.3 全面性應變矽應變矽初期主要是以全面性應變矽，也是最典型的應變方式。此製程是使用矽鍺虛擬基板 (SiGe virtual substrate)；先在矽基板上成長一層矽鍺層 (relaxed SiGe layer)，由不同比例的矽與鍺組成，接著再成長一層純矽，所以鍺的濃度是決定應變大小的主要關鍵，此製程方式又簡稱為虛擬基板 (virtual substrate)。由於純矽/矽鍺/矽基板介面間的晶格大小不匹配，使得表面的純矽受到晶格較大的鍺拉扯，產生拉伸效果且拉伸的方向是雙軸方向，受到拉伸的純矽又稱做為應變矽，此種結構如圖 2-9 所示[11]；絕緣層上之應變矽 (strained-Si on insulator, SSOI)結構、絕緣層上矽鍺 (SiGe on insulator, SGOI)結構，如圖 2-10[12]，其應變機制皆與矽鍺虛擬基板相同，皆為全面性應變矽。此技術優點為可用於 n 型電晶體與 p 型電晶體，皆能增加其電子及電洞的遷移率[13]，其缺點則是應變矽與矽鍺之間介面品質不佳易使臨界電壓不穩定[3]，二氧化矽與應變矽之間的介面容易有缺陷產生[6]。而且若將此製程用於 p 型電晶體，則需要使用高濃度的鍺且在高電場下操作 p 型電晶體會使其載子遷移率退化很多[2]。因此，現今業界所使用的製程技術就不以全面性應變為主流，而大多改用局部性應變製程技術。. 16.

(32) 圖 2-9 典型的應變矽結構[11]. 圖 2-10 絕緣層上之應變矽與絕緣層上矽鍺結構[12]. 17.

(33) 2.2.4 局部性應變矽局部性應變 (local strain)主要是以矽鍺重填入源極與汲極又稱為嵌入式矽鍺 (embedded SiGe, e-SiGe)、矽碳重填入源極與汲極抑稱為嵌入式矽碳 (embedded SiC, e-SiC)、氮化矽作為 CESL、淺溝槽隔離製程或是應力記憶技術等方式，上述提及的製程技術優點在於可以對電晶體施以一個單方向的應力，而應力可以是拉伸應力也可以是壓縮應力，並將應力有效的傳遞至通道中以影響載子遷移率且產生的缺陷較少以及有效質量與散射率較小[14]；由於是採用局部應變的方式，應力的單方向特性只會散布在給予應力的特定區域，所以可運用的範圍就較廣也較好控制應力的方向。然而採用外加應力來提升電子傳輸的方式，往往會使得製程變得較為複雜，為了不改變現有的製程，而將應力施於 CESL 材料中或在是淺溝槽隔離製程加入緩衝層 (buffer layer)應力的方式[14][15]，其示意圖如圖 2-11 所示，對於 n 型電晶體的表現有提升，但於 p 型電晶體則沒有明顯的改善，以開關特性圖 2-12 可得知[14]。將應力施於淺溝槽隔離製程會使得電晶體產生缺陷導致漏電流增加[14]，所以淺溝槽隔離製程上填入的材料已經減少其應力，以降低缺陷產生[16]，以下介紹幾種常用的局部性應變製程。. 18.

(34) 圖 2-11 淺溝槽隔離緩衝層結構[14]. 圖 2-12 n 型電晶體與 p 型電晶體之開關特性圖[14]. 19.

(35) 由於 CESL 的拉伸應力或壓縮應力可傳遞至通道以改善電晶體的電子或電洞遷移率，所以 CESL 製程是應變技術的其中一種來。在電晶體覆蓋上一層具有應力的氮化矽 (SiN)，使其引起的機械應力 (mechanical stress)能夠有效地傳遞至電子傳輸之通道，進而改善載子遷移率與提升元件性能。以具有拉伸應力的 CESL 為例，使通道受力的機制主要是 CESL 初始的內應力，在有內應力的情形下 CESL 與側壁 (spacer)、閘極、源極及汲極接和，除了拉扯閘極、源極與汲極之外，下方的通道也會受到平行於通道長度方向 (channel length direction, x direction)之拉伸力。spacer 也受到 CESL 的拉扯，在垂直的方向 (poly height direction, y direction)產生一個壓縮應力使閘極受到壓縮並將此應力傳遞至通道中，如圖 2-13 所示，圖中的箭頭為其應力的方向[17]。電晶體的通道寬度方向 (channel width direction, z direction)則因為寬度較大，而受到之應變就較小，此情形又可稱為平面應變 (plane strain)[17][37]。. 圖 2-13 拉伸應力 CESL 之示意圖[17]. 20.

(36) 將拉伸應力與壓縮應力之 CESL 可用於 n 型電晶體與 p 型電晶體，但是 n 型電晶體使用具有拉伸應力的 CESL 的表現較好，反之使用壓縮應力的 CESL 會使得表現變差；而 p 型電晶體則適合使用壓縮應力的 CESL，拉伸 CESL 會使其性能變差 [8][10]，其受到應力的表現如表 2-1 所示[14]。但 CESL 作用於長通道與短通道電晶體後，通道受應力後的表現會有所不同；以 p 型電晶體為例，壓縮的 CESL 用於短通道時，通道區域受到的壓縮應力會更加的大，則使用於短通道之性能提升更加的顯著。但若是在長通道的情況下，通道受到的應力反而是為拉伸應力。因此，選用拉伸或壓縮應力之 CESL 需依照電晶體的通道長度而選定；長通道與短通道的電晶體受力後的通道變形方式如圖 2-14 所示[16]。在製程上，以沉積的方式可決定 CESL 薄膜的內應力型式，以低壓化學氣相沉積 (low pressure chemical vapor deposition, LPCVD)製作出的 CESL 薄膜為拉伸應力，而電漿增強式化學氣相沉積 (plasma enhanced chemical vapor deposition, PECVD)製程的 CESL 則為壓縮應力[17][18]。CESL 的厚度與初始應力的大小會影響通道受力的情形與分佈，因此電晶體的表現與 CESL 有關，如圖 2-15 所示[19]。. 表 2-1 電晶體的三維應力效應表現[14]. 21.

(37) 圖 2-14 長通道與短通道之電晶體受到應力後通道情形[16]. 圖 2-15 CESL 厚度與通道應力大小之關係[19]. 22.

(38) 另外一個種應力來源是在電晶體的源∕汲極填入矽鍺或矽碳這種應力產生的機制跟上述的矽鍺虛擬基板很類似，也是利用材料的晶格常數大小不同使通道產生應力以提升電子或電洞的遷移率。由於鍺晶格較矽晶格大，將矽鍺嵌入源 ∕汲極對於通道會產生壓縮應力，研究顯示此種製程對於 pMOSFET 的電洞遷移率提升約 50 %，其結構與電洞遷移率之比較如圖 2-16 與圖 2-17 所示[8]。p 型電晶體在大電場下受縱向 (longitudinal)單軸壓縮應力時，其電洞遷移率可維持一定，因此使用應力矽製程技術的主要優點為在大電場且受到低應力的情形下，電洞遷移率仍然會提升[10]。 n 型電晶體則是使用矽碳入源∕汲極的製程，此製程機制與矽鍺填入源 ∕汲極相同，但產生之效果為相反，由於碳之晶格常數比矽的晶格常數還要小，因此矽碳填入源∕汲極對於通道會產生一個拉伸的應力，可改善載子遷移率與電晶體性能的提升。在淺溝槽隔離製程與 p 型井植入後，製作閘極氧化層與閘極，以光罩 (hard mask)定義出閘極，隨後袋狀植入 (halo implants) 以及形成側壁。在側壁形成後，將源∕汲極之區域以非等向性蝕刻 (anisotropic etch)方式蝕刻出溝槽，並以化學氣相的磊晶沉積方式將摻有磷的矽碳填入此溝槽，其中使用矽、碳和磷由甲基矽甲烷 (monomethylsilane)與磷化氫 (phosphine)作為氣體來源，沉積的溫度為 500℃至 575℃之間。接著源極、汲極以尖峰退火 (spike-anneal)，退火溫度限制在 950℃，最後接著為矽化 (silicide)製程，其結構與驅動電流提升如圖 2-18 與圖 2-19 所示[20][21]。綜合上述的幾種應力來源，影響通道中應力多寡的關鍵為鍺的濃度(圖 2-20)[22]、碳的濃度、矽鍺的厚度、矽碳的厚度、元件通道長度(圖 2-21)[21] 以及 CESL 的厚度與初始應力的大小。. 23.

(39) 圖 2-16 矽鍺填入源∕汲極之結構[8]. 圖 2-17 矽鍺重填於源∕汲極之電洞遷移率比較[8]. 24.

(40) 圖 2-18 矽碳入源∕汲極之結構[20]. 圖 2-19 矽碳填入源∕汲極之驅動電流[21] 25.

(41) 圖 2-20 鍺的濃度與電晶體的開關特性[22]. 圖 2-21 不同通道長度之應力分佈[21]. 26.

(42) 2.2.5 應力記憶技術 (stress memorization technique) 由於科技的進步，積體電路的使用越來越廣泛且對於電子品產輕薄短小的追求也是一種趨勢，而元件的操作速度與尺寸要求也相對的提高，因此就必須提高電晶體的操作速度也需要縮減其尺寸；但當電晶體的尺寸縮減到一定程度，就無法避免短通道產生的效應，故控制短通道效應也是一個需要解決的問題。為了能夠控制短通道效應且不犧牲驅動電流 (drive current)，是目前電晶體在奈米尺寸 (nanoscale)下最需要克服的一大挑戰[23]。現今常用的幾種使用應變通道技術 (strain channel techniques)能夠提升載子遷移率，目前高伸張應力的氮化矽作為 CESL 層已被廣泛的用於先進的電晶體製程技術，其產生的單方向的拉伸機械應力可傳遞並作用於 n 型電晶體之通道，其詳細的物理機制在上述有說明。應力記憶技術 (stress memorization technique, SMT) 為較新的一種應變矽製程技術，此製程技術用於先進的互補式金屬氧化物半導體 (complementary metal oxide semiconductor, CMOS)不僅增加成本的效益並且能與傳統的製程相容，也能夠與其他應變技術匹配和結合，以提供了更多的應變機會。應力記憶技術為利用一個可移除式且具有拉伸應力的氮化矽層，在源極與汲極區域的離子植入 (ion implant)之後，將其沉積在電晶體的閘極上方，接下來使用快速熱退火 (rapid thermal annealing, RTA)使源極與汲極離子植入區域活化隨之並移除此氮化矽層，製程流程如圖 2-22 所示[23]。此種應變方法可提升 n 型電晶體的驅動電流而對於 p 型電晶體則無退化 (degradation)的現象[14][24]。此製程機制為應力記憶技術可產生永久的應力 (permanent stress) 導致通道區域受到應變而使載子遷移率增加以及改善元件特性；因為移除氮化矽層後剩餘應力 (residual stress) 作為可應力源 (stressor)使應變可保留住，又稱為應力記憶效應 (stress memorization effect)，這種製程技術與傳統的 CESL 的不同在於 CESL 為沉積氮化矽之後產生的初 27.

(43) 始機械應力作為應力來源[23]。圖 2-23 為使用傳統製程與應力記憶技術製程的線性電導 (linear transconductance，Gm_lin)之比較圖，線性電導大約提升 10%，證明應力記憶技術製程有效改善載子遷移率，因電導值的增加為永久的形變記憶[23]。. 圖 2-22 應力記憶技術的製作流程[23]. 圖 2-23 傳統製程與應力記憶技術製程之電導比較[23]. 28.

(44) 有研究指出應力記憶技術製程與幾個基本的製程因素有關：源∕汲極的 n 型植入與熱退火、非晶矽 (amorphized silicon)的植入、氮化矽的沉積以及非晶矽由非晶到結晶狀態產生的塑性變型 (plastic deformation)等影響，因此提出一個塑性變型模型來解釋其物理現象[23]，此模擬出多晶矽閘極形態改變為不可逆，在源極與汲極退火時，多晶矽的閘極遭受到結構的變形，從彈性 (elastic)變為塑性狀態；此種塑性變型在通道方向產生拉伸應力，在垂直通道的方向產生一個壓縮性的應力，並且藉由矽材料的壓阻係數 (piezoresistance)可得知載子遷移率有所提升[8] [23]。此外，應力記憶技術中沉積之氮化矽薄膜也會影響多晶矽閘極的變形，因為氮化矽的楊氏係數大於二氧化矽抑制了其向外的擴張[25]；在源極、汲極植入 n 型的原子且其原子質量較大的磷 (phosphorus, P)或砷 (arsenic, As) 後，則閘極的體積會擴大且轉變為非晶狀態，隨後在源極與汲極退火時，非晶狀態會轉為多晶態且晶粒大小 (grain size)也會因此變大再加上有外層氮化矽薄膜的覆蓋作為邊界層以抑制其體積的擴大以及 spacer 會限制住其擴張，導致垂直方向受到壓縮的力並傳遞至通道而拉伸的力產生在通道方向，因此剛性的氮化矽薄膜的在應力記憶技術中扮演一個重要的角色[22]； Ortolland 研究團隊發現若使用材料更堅硬且具有低多孔性與覆蓋強度較高的氮化物，則能更有效的將應力記憶效應傳遞至通道[23][24]。另一個應力記憶技術的優點為其製程能夠減少臨界電壓下滑與改善汲極引起的能障下降效應。由圖 2-24 與圖 2-25 明顯的看出其改善的情形[23]。. 29.

(45) 圖 2-24 臨界電壓下滑比較與改善情形[23]. 圖 2-25 汲極引起的能障下降效應的比較[23]. 30.

(46) 由於使用應力記憶技術製程有效提升元件性能，若將 CESL 應力來源與應力記憶技術作結合，其應力會有加成的效應，由圖 2-26 的 n 型電晶體之輸出特性可得知此方式是可行的，因此整合應力記憶技術與 CESL 的製程可能會是未來的趨勢。. 圖 2-26 應力記憶技術製程與 CESL 結合之輸出特性曲線[23]. 31.

(47) 2.2.6 壓阻效應電晶體的應變對於電子與電洞遷移率影響可由材料的壓阻係數 (piezoresistance coefficients)作估計。Charles S. Smith 在 1954 年在實驗中發現單軸的應力引起矽與鍺的電阻率變化，當半導體受到應力，載子遷移率的改變量使材料的電阻率產生變化之現象稱為壓阻效應[26]，因此使用壓阻係數來量化載子遷移率。機械應力效應與載子遷移率的關係式[8][10]如下： . .   || ||    . (2.12). 其中，∥為平行 (parallel) 電晶體電流的平面方向，⊥為垂直電晶體電流 (transverse)的方向，  /  為電晶體的載子遷移率之變化量，  || 與   為縱向 (longitudinal)與橫向 (transverse)應力，  || 與   壓阻係數其單位以 Pa-1 表示且三個基本方向的壓阻係數為  11、 12 與  44，表 2-2 為 n 型與 p 型晶圓 (wafer)之壓阻係數。若 p 型電晶體的電流方向為<110>，由表 2-2 可知  || 為大的正值，故只要受到一點應力就能大幅的提升載子遷移率[8][16]。. 表 2-2 壓阻係數[10]. 32.

(48) 2.3 電晶體結構與多重應力源應變工程用於電晶體已有許多研究，單一應力對於元件性能的提升不符需求，而將多種應力機制用於現有的製程中，因應力會產生加成的效果使得應力能夠更有效的傳遞以改善元件特性。而且元件的微縮使得應力的散佈不一定能夠傳導到所需之處，有鑑於此，改變電晶體的結構使應力的散佈與傳遞更加的有意義。. 2.3.1 矽鍺通道之電晶體結構將矽鍺通道 (SiGe channel) 用於電晶體結構中，因為含有鍺材料會提高載子遷移率；在傳統的製程中矽鍺可直接晶圓上形成。若使用矽與矽鍺形成的異質結構 (hetero-structure)作為電晶體的載子通道，稱為矽鍺通道技術 (SiGe channel technology)，則能改善驅動電流並且適用於 p 型電晶體與 n 型電晶體元件，但是也會因尺寸而有所限制[17]。矽鍺的能帶結構之應變效應由體型 (bulk) 矽與矽鍺的重電洞、輕電洞與自旋軌道 (spin-orbit)以及分裂 (split-off)，以 k.p 理論計算出其應變，當雙軸壓縮應變的矽鍺薄膜沉積於矽基板使得重電洞與輕電洞能帶耦合與減少價電帶的有效質量；雙軸壓縮效應在導電帶使能量分裂 (energy splitting) 降低平面 (in-plane)Δ4 能谷 (valley)，垂直 (perpendicular)Δ2 能谷上升，電子優先占據低能量的Δ4 能谷，能帶分裂抑制光聲子的散射 (phonon-carrier scattering)與增加低電場的載子遷移率，圖 2-27 為價電帶與導電帶之電子能帶結構[27]。. 33.

(49) 電洞遷移率增加主要是因為在價電帶中的有效質量減少且矽與矽鍺的能隙有差異，此外 p 型電晶體反轉層的多數電洞被侷限在矽鍺通道中；由於 Si-cap 的厚度比反轉層薄，n 型電晶體通道中的大部分電子會留在矽鍺層中，圖 2-28 為 p 型電晶體與 n 型電晶體的能帶圖 (energy band diagrams)，其中鍺的濃度為 24%[27]。應變效應產生能帶現象用於電晶體可有效的增加 p 型電晶體與 n 型電晶體之載子遷移率，具有矽鍺通道結構之電晶體如圖 2-29 所示，其中，Si-cap 主要提供良好矽與二氧化矽介面與減少介面陷阱電荷 (interface-trap) 並且防止矽鍺擴散至氧化層，厚度較厚的 Si-cap 可減少表面粗糙度 (surface roughness)，但會形成潛通道 (buried channel)使得漏電流增加。矽鍺層下方的矽作為緩衝層 (buffer layer)，用以漸少矽鍺與矽基板之間的缺陷[17][28]。經過實驗量測後，p 型電晶體的驅動電流提升 25 %，圖 2-30 為其驅動電流驅動電壓(I-V)圖。在長通道元件下，電洞遷移率在高電場下也有所提升，則 n 型電晶體之載子遷移率沒有明顯提升，如圖 2-31 所示；在短通道的情形下，其驅動電流會隨著通道長度縮減而增加並且有效的控制短通道的臨界電壓下降的問題，如圖 2-32 所示，p 型電晶體在長通道時其驅動電流反而下降 [27]。. 34.

(50) 圖 2-27 價電帶與導電帶之能帶結構[27]. 圖 2-28 矽鍺通道結構的電晶體能帶圖[27] 35.

(51) 圖 2-29 具有矽鍺通道之電晶體[27]. 圖 2-30 電流-電壓之特性曲線圖[27]. 36.

(52) 圖 2-31 長通道電晶體之載子遷移率[27]. 圖 2-32 載子遷移率與通道長度之曲線[27]. 37.

(53) 2.3.2 矽鍺(矽碳)與 CESL 之結構矽鍺重填於源極與汲極由於晶格不匹配的關係對通道產生一壓縮力，若再將具有壓縮應力的 CESL 覆蓋於電晶體上方，對通道產生的平行通道之壓縮應力會增強，因此將這兩種應力來源結合，會使得元件有更好的特性，由於壓縮應力對於 p 型電晶體的性能提升與表現較佳，故此製程多用於 p 型電晶體元件。製程方式為在用重摻雜 (heavily doped)於源∕汲極後，接著進行植入後退火，退火完成之後，將源∕汲極蝕刻至所需之深度再進行選擇性沉積，以摻雜硼的矽鍺作填補。在鎳 (Nickel)矽化形成後，接著再沉積 CESL，其結構如下圖 2-33 所示，源∕汲極為矽鍺材料，上層的 CESL 為壓縮應力；由圖 2-34[29]可得知電晶體的驅動電流與傳統的製程相比有明顯的提升 [29][30]。源∕汲極填入矽碳以會產生一個平行通道的拉伸應力，而元件上方覆蓋具有拉伸應力的 CESL 對通道也為一拉伸應力，若結合這兩種應力機制，則能改善元件特性，由於拉伸應力對於 n 型電晶體較佳，故此製程多用於 n 型電晶體元件。以源∕汲極為矽碳材料，上層的 CESL 為拉伸應力；由圖 2-35 與圖 2-36 顯示電晶體通道受到的應力以及驅動電流與傳統的製程相比有明顯的提升，圖中 x 方向為元件通道長度方向， y 方向為元件通道寬度方向， z 方向為閘極高度方向[31]。. 38.

(54) 圖 2-33 矽鍺源∕汲極結合 CESL 結構[29]. 圖 2-34 開關特性圖[29]. 39.

(55) 圖 2-35 元件通道長度方向之應力趨勢[31]. 圖 2-36 驅動電流比較[31]. 40.

(56) 2.3.3 矽鍺通道與 CESL 之結構應變效應對於電晶體元件是有限，在元件尺寸日漸微縮情況下，除非以不同的材料替換或是更改元件的結構才有可能維持小尺寸元件的特性。由上小節提及的矽鍺通道結構與 CESL 結合，對電晶體的通道施予更多的應力以改善元件的特性，此結構用於 p 型電晶體與 n 型電晶體皆能提升元件的表現 [17][28]。主要結構為圖 2-37，其主要製作流程以 p 型電晶體為例，首先在 n 型晶圓上成長一層磊晶矽 (epitaxial silicon)作為緩衝層又稱為磊晶矽緩衝層 (epi-Si buffer layer)，再製作淺溝槽隔離與 n 型井 (n-well)以及臨界電壓調整佈植 (VT adjustment implant)，接高溫快速熱退火後，以稀釋氫氟酸 (dilute hydrofluoric acid) 移除犧牲氧化層 (sacrificial oxide layer)，再製作出矽鍺通道結構以及 Si-cap，隨後在 Si-cap 表面成長閘極氧化層與多晶矽閘極，最後在沉積 1200 Å 厚的氮化矽 CESL 其應力分別為壓縮應力－2.0 GPa 與拉伸應力＋1.41 GPa，應力值的大小以數值表示，若為負值表示為壓縮應力，若為正值則為拉伸應力。結構中的矽鍺層濃度為 77.5%的矽與 22.5%的鍺，厚度為 100 Å ，而 Si-cap 主要減少介面陷阱電荷 (interface-trap) 並且防止矽鍺擴散至氧化層，厚度較厚的 Si-cap 可減少表面粗糙度 (surface roughness)，但會形成潛通道 (buried channel)，矽鍺層下方的矽作為緩衝層 (buffer layer)，用以漸少矽鍺與矽基板之間的缺陷[28]。. 41.

(57) 圖 2-37 矽鍺通道與 CESL 之結構[17][28]. 42.

(58) 在長通道情形下，矽鍺通道與傳統的體型矽通道之 p 型電晶體相比，其載子遷移率提升約 50 %，結合－2.0 GPa 的 CESL 與矽鍺通道，則會得到更高的載子遷移率約為 53 %，因此可以推測在元件中的應力有疊加 (additive)，由圖 2-38 與圖 2-39 可得知 p 型電晶體與 n 型電晶體之載子遷移率的提升 [17][28]，圖 2-40 則是 p 型電晶體的驅動電流有明顯的增加。在短通道的情形之下，載子遷移率與驅動電流皆有提升，如圖 2-41 與圖 2-42 所示。. 圖 2-38 有 Si-cap 的 p 型電晶體之載子遷移率[28]. 43.

(59) 圖 2-39 矽鍺通道的 n 型電晶體與 p 型電晶體之特性曲線[17]. 圖 2-40 矽鍺通道 p 型電晶體與 CESL 之電流-電壓[28]. 44.

(60) 圖 2-41 短通道之 p 型電晶體的電導圖[17]. 圖 2-42 電流-電壓曲線圖[17]. 45.

(61) 第三章. 實驗設計. 由於用於電晶體的材料其楊氏係數 (Young's modulus) 以及蒲松比 (Poisson's ratio)等材料特性的不同，使得受到應力後所表現出的形變也有很大的差異，而且應力與形變在電晶體的通道中為不連續分佈，故利用有限元素分析 (finite element analysis, FEA)軟體 (ANSYS)建構模型且給予其邊界條件與初始條件以及負載並求解以得知應力的分佈情形與應力值的大小。. 3.1 有限元素分析工程的問題常以數學模型與其物理現象作為解釋，而數學模型則是以微分方程式 (differential equations)與其對應之方程式的邊界條件 (boundary conditions) 與初始條件 (initial conditions) 形成統御方程式 (governing equations)作計算與求解；物理現象則是對工程問題本身的瞭解以利問題的簡化與假設，適當的簡化問題可使求解速度變快並且不明顯的降低求解的精確度。由於實際上的工程問題會產生較複雜的統御方程式與難以解決的邊界條件和初始條件，故無法求出精確解，只能以數值方法計算出近似解，而數值解只有在離散點 (discrete points)才會近似精確解，此離散點又稱為節點 (node)。常用的兩種數值方法為有限差分法 (finite difference methods)與有限元素法 (finite element methods)；有限差分法由每一個節點推導出一個微分方程式，並以導數 (derivative)取代差分方程式，並且會一組產生聯立線性方程 (simultaneous linear equations)組。在簡單的問題中採用有限差分法容易理解與運用，但是在較複雜的幾何模型與邊界條件的問題下，此種方法就變得難以應用；有限元素法則是以積分公式 (integral formulations)來產生系統的代數方程式 (algebraic equations)[32]。. 46.

(62) 3.1.1 有限元素的基本概念有限元素分析用來預測工程或是系統的反應，最初是用於分析結構的應力響應，隨後拓展至分析非結構行為，例如流體速度與壓力以及溫度分佈或是其熱通量 (heat flux)。對於複雜之形狀與負載很難以數學方式求得精確解，因此有限元素分析法其優點在於可以預測出複雜結構之行為，並且可以很容易地分析大的零組件之結構。對於一般負載、不規則之變界、不同材料以及邊界條件皆可有效地分析，且有易於修改之特性[32]。有限元素分析為一種數值計算之方法，可用於應力之分析 (stress analysis)、熱傳導 (heat transfer)、電磁場 (electromagnetism)、流體 (fluid flow) 之問題且能夠分析其穩態 (steady)、暫態 (transient)、線性 (linear)或是非線性 (nonlinear)等現象與行為表現，故能解決一些繁雜之工程問題。有限元素法之基本原理為對於未知與待求出之解，利用已知之條件以求得近似於精確的結果。由於有限元素分析法的已知條件則為元素之特性，此求解程序為將方程式或模型離散化 (discretization)，並且將該離散化之方程式或模型簡化為有限個元素之網格 (mesh)，則未知變數由離散化之節點作為表示，節點之解求出後再以內插法 (interpolation)求出其他任一位置之未知變數。然而，此分析方法之優點在於適應性強、參數控制方便、能夠有效地減少計算量又不失其精確度[32]，故本研究將以有限元素分析軟體設計模型，給予適當的參數、初始條件與邊界條件，再計算出所需之解。有限元素分析法求解之步驟主要分為三個階段；第一階段為前處理 (preprocessing)。前處理步驟中，必須先選擇元素之特性或是元素單元類型 (element type)作為已知之條件，再建構待分析之模型 (建模)並且給予材料之物理特性與所需之常數，例如楊氏係數、蒲松比或是熱膨脹係數。接著將要計算區域離散為有限元素與節點 (網格)。最後施加邊界條件 (boundary condition)與初始條件 (initial condition)以及負載 (loading)於模型中，此步驟 47.

(63) 又稱為限制模型之自由度 (degrees of freedom, DOF)。下一個步驟為第二階段稱為求解 (solving)，以線性或非線性之代數方程式求得離散化節點之解。最後的步驟為第三階段之後處理 (postprocessing)，此步驟為顯示求解後之結果，可將求解之結果以數據、圖形、值之分佈圖或等高線圖 (contour)表示。由於有限元素分析法的精確度與否，會因為模型之材料特性、尺寸、選用的元素單元類型、網格之大小與網格形狀以及設定的邊界條件與初始條件而有所不同[32]，因此，使用此方法作為分析需要選擇適當的尺寸、網格以及邊界條件。. 48.

(64) 3.1.2 模型的簡化由於模型的尺寸大小會影響模擬分析之計算量，計算量愈大則計算的時間也就相對的愈久，所以簡化模型為有效地減少計算量之方式。若將模型簡化為平面，將其稱為二維 (two-dimensional, 2D)模型，對於簡化為二維平面的電晶體模型來說，平面的設定方式與模擬的正確與否有很大的關聯性。平面設定分為平面應變 (plane strain)與平面應力 (plane stress)兩種。平面應變以三維的長柱狀結構 (圖 3-1)為例，其結構可簡化為圖 3-2 之平面應變的形式， F 為所施加在側邊的力，若結構的 z 方向長度很長且大於 x 和 y 方向的長度，則可假設受力與邊界條件不會因 z 方向而改變，則 z 方向的應變均為零且其位移等於零[33]。此種結構簡化的形式常用於長形的結構且受均勻的力，例如堤防、水壩。另一種平面設定的方式為平面應力。以三維 (three-dimensional, 3D)的薄板結構 (圖 3-3)為例，其簡化後的平面應力形式為圖 3-4， F 為所施加在側邊的力，力平行於 x-y 平面，若結構的 z 方向厚度很薄且其厚度又遠小於 x 和 y 方向的長度，則可假設 z 方向的應力均等於零，此種結構簡化的形式常用於薄板結構與應變[33]。. F. y F x. z 圖 3-1 三維的長柱狀結構[33] 49.

(65) F. y. x. F. 圖 3-2 模型簡化為平面應變的形式[33]. F. z. F. x. y. 圖 3-3 三維薄板結構[33]. y. F. F. x 圖 3-4 模型簡化為平面應力的形式[33]. 50.

(66) 3.1.3 材料參數與邊界條件的設定此研究中提及的材料特性之參數皆使用具有線性 (linear)、等向性 (isotropic)與彈性 (elastic)的材料。有限元素分析中使用之材料參數為矽鍺與矽碳，其中矽鍺與矽碳的楊氏係數以鍺與碳在矽中所含的比例而定，該鍺或碳之比例主要是以莫耳分率 (mole fraction)的概念。若考慮鍺與碳在矽中佔據之比例分別為 x %與 y %，則矽鍺與矽碳之楊氏係數可分別以(3.1)式與(3.2) 式表示。 ESiGe  169  (1  x)  108  ( x). (3.1). ESiC  169  (1  y)  679  ( y). (3.2). 由於此模擬方法為利用材料間不同之熱膨脹係數會因升溫或降溫使得不同材料產生膨脹或收縮而導致變形的現象。考慮矽鍺與矽碳材料的晶格不匹配而導致應力產生的應變現象，以材料間之虛擬熱膨脹係數不同方式用以模擬材料間之晶格不匹配產生應變作為模擬與分析方法[34]。模擬的設定方式為將材料間的晶格不匹配之比例假設為其材料之熱膨脹係數。以矽鍺的材料為例，其材料的晶格之錯位 (misfit)可根據 Vegard’s law 以(3.3)式表示[34]。由於矽鍺的晶格常數較矽來的大，所以晶格不匹配之值為正值；而矽碳與矽間的晶格錯位比例以(3.4)式表示，因矽碳的晶格常數較矽小，故其材料晶格常數差異為負值。. f . aGe  aSi aSi. (3.3). d. aC  aSi aSi. (3.4). 51.

(67) 其中， f 為矽與鍺材料間的晶格不匹配之比例， d 為矽與碳材料間的晶格不匹配之比例， aGe 為鍺的晶格常數， aC 為碳的晶格常數， aSi 為矽的晶格常數[34]。矽的晶格常數為 5.43 Å ，鍺的晶格常數為 5.66 Å ，碳的晶格常數為 3.56 Å ，計算後可得矽鍺約有 4 %晶格不匹配，又因矽與碳間的晶格常數差異太大則晶格錯位比例達－34.4 %[3]。因此，晶格錯位的比例與鍺或碳在矽中的含量比例之乘積，則是主要用以設定材料的虛擬熱膨脹係數。在使用有限元素分析時，必須設定模型的邊界條件，其設定的方式是根據實際的情況，若設定的方式與實際情況不同，會使得計算分析出的結果與實際情形不相符，因此不適當的邊界條件設定也會使分析產生誤差[32][33]。在結構分析中的邊界條件設定主要是限制其模型的自由度 (degrees of freedom)，自由度有六個情形分別為 x、y、z 方向的位移 (displacement)以及 x、y、z 方向的旋轉 (rotation)。模型的自由度會也因選用的元素單元類型 (element type)的不同而有所差異，下列將介紹幾種常用的元素單元。. 52.