延遲線(delayline)

為了使延遲線有更好的對稱性，延遲單元以多工器是較好的，如只有其中一個為多工器，將造 成延遲線輸出時脈相位的不對稱。

如圖4- 2，延遲線中優四級以多工器(mux based)為功能的延遲單元，串接成環振盪器，產生8組 時脈相位，分別為Á0¡ Á7，延遲單元是如多工器(multiplexer)般有兩組輸入，多工器為切換控制訊號 (Sel0¡ Sel7)，由延遲單元下的選擇器(Sel0;4¡ Sel7;3)產生，選擇器的輸入為EN0¡ EN7，係由一重 載控制器(reload controller)產生，延遲線輸出8組時脈相位配合輸出緩衝級(buffer)，以接至延遲鎖相電 路其它工作級。重載行為方式是以ENi，其代表那一個時脈相位(Ái)是能作重載的，輸入給選擇器 (Selij)，選擇器會依據時脈相位(Ái)與參考訊號(Ref)作出一個脈衝訊號(pulse)給延遲線中對應之多工 器，使參考訊號(Ref)進入延遲線，以作清除擾動累積(jitter accumulation)的功能，至於選擇器 (Sel0;4¡ Sel7;3)產生的選擇訊號(Sel0¡ Sel7)，其是用一些邏輯運算避免重載的突擾(glitch)。再者延 遲線輸出時脈相位的負載對稱，與重載時負載對稱，我們得適當補仿造負載(dummy load)。

正常操作下，選擇器(selector)運作如以下描述: 在多工器(mux)切換給參考(Ref)前Á0先送給除頻 器(divider)產生Div，產生邏輯訊號(EN0¡ EN7)，允許選擇器(Sel0;4¡ Sel7;3)產生選擇訊號

(Sel0¡ Sel7)開啟。 訊號負緣(falling edge)是發生於參考訊號(Ref)之後，將使選擇訊號(Sel，Sel) 關上並使正反器reset好準備下一個週期的選擇訊號，對於多工器(mux)扮演負責觸發切換的訊號。並 剛好在輸出Out訊號過渡中間是最好^{[ 3]}，並能有夠的時間(time margin)讓選擇器運作更順暢。^{[ 7]}中選 擇器(selector)都是以簡單邏輯所構成。易移植化(portable)與操作速度快的優點。

圖 4- 2: 延遲線(delayline)架構。

在此， Á0¡Á7為時脈產生器 (delayline)輸出時脈訊號組。

Ref; Ref為參考訊號雙端輸入。

EN0¡EN7為輸入給選擇器(Selij)，

以

Vctrl為控制電壓以改變輸出時脈的周期或是頻率。

此多工器(multiplexer)架構可以用兩種方式實作，一是電流式，二是邏輯式，電流式的多工器 (multiplexer)主要可以分成二個部份，第一個部份為4組差動對電晶體的M7到M14，做訊號放大並輸 出，而4組差動對是作參考訊號重載，而分A與A，A與A是為能作差180度的相位重載，並對於輸出 的負載是平衡的，第二個部份為多工器的選擇4組中那一差動對做訊號傳遞，以電流鏡方式選擇偏壓 於4組差動對之其一，其中加電阻(R1»R4)是為了使電流鏡切換更為快速。

圖 4- 3: 延遲線中四級以多工器(mux based)作延遲單元(delay cell)，其以電流邏輯形式操作。

多工器分分A與A，A與A是為能作差180度的相位重載，除了以輸出來看是負載是平衡的，還有 較好的电源纹波抑制比(PSRR)，和較低的閃爍雜訊(fliker noise，1=f noise)，電晶體M5和M6為零限 界電壓(zero Vt)特性，以調整負電組對M3和M4，改變其電阻大小以調整多工器(mux based)型延遲單 元(delay cell)的訊號傳遞延遲時間，等同於改變延遲線的操作頻率。

Output Freq. (GHz) Power Dissipation (mW) Phase Noise (dBc/Hz @ 1MHz)

SS, 25 °C 0.516- 1.373 29.9 – 54 -117

SS, 75 °C 0.508-1.329 29.8 – 51.2 -116

SS, 125 °C 0.499-1.3 29.5 – 50.2 -115

TT, 25 °C 0.581- 1.5 30.1 – 54.2 -118 TT, 75 °C 0.573- 1.462 30.1 - 52.1 -117 TT, 125 °C 0.565- 1.414 29.5 - 50.2 -116

FF, 25 °C 0.7165-1.68 34.1 – 53 -119

FF, 75 °C 0.707- 1.64 33.2 – 52.1 -118 FF, 125 °C 0.698- 1.58 33.3 – 50.9 -117 圖 4- 4: 延遲線中四級以電流邏輯形式多工器頻率範圍(frequency range)。與頻率與電壓增益(Kvco)

另外，此多工器(multiplexer)架構主要又可以數位邏輯形式操作，第一個部份為4對C²電晶體的 M7到M14，做訊號傳遞，而4組C²

作參考訊號重載，由電晶體開關直接實現，輸入選擇訊號為S+與S-，當S為高電位時，VOP傳遞，此多工器(multiplexer)雖速度比電流式慢，但訊號波形上下對稱，波形

是比上敘電流式較好。

圖 4- 5: 延遲線中四級以多工器(mux based) ，以數位邏輯形式操作。

延遲線中以數位邏輯形式操作四級以多工器(mux based)，共用偏壓電晶體M37，M38，M39，M40， 如圖所示其能使延遲線的時脈相位更平均分布於8個相位，控制延遲線輸出時脈頻率，是以差動對調 整其偏壓電流大小，可為PMOS或NMOS型態的差動對。

0 0.2 0.4 0.6 0.8 1 1.2 1.4 1.6 1.8

-2.5 -2 -1.5 -1 -0.5

0x 10⁸ K_VCO(TT)

V_ctrl(V)

125°C 75°C 25°C

Output Freq. (GHz) Power Dissipation (mW) Phase Noise (dBc/Hz @ 1MHz)

SS, 25 °C 0.32- 0.51 3.0 – 5.1 -125

SS, 75 °C 0.32- 0.55 3.2 – 5.2 -122

SS, 125 °C 0.32- 0.61 3.2 – 5.3 -119

TT, 25 °C 0.35- 0.57 2.9 – 5 -125

TT, 75 °C 0.35- 0.61 2.9 – 5.1 -122

TT, 125 °C 0.34- 0.65 3.1 – 5.2 -119

FF, 25 °C 0.40- 0.63 2.8 – 4.8 -125

FF, 75 °C 0.40- 0.62 2.9 – 5 -122

FF, 125 °C 0.41- 0.69 3 – 5.1 -119

圖 4- 6: 延遲線中四級以數位邏輯形式多工器頻率範圍與頻濾增益(Kdl)。

再來是延遲線中控制多工器的選擇器(selector)的運作方式，選擇器(selector)[1]為單端輸出，在此 案中改為雙端輸出，選擇器(selector)會依據時脈相位(Ái)與參考訊號(Ref)作出一個脈衝訊號(pulse)給 延遲線中對應之多工器，使參考訊號(Ref)進入延遲線，波形會如圖4-7，當ENi為高電位時，表示當 下時脈(Ái)運行週期為最後一個，以進行參考訊號(Ref)進入延遲線取代運行時脈(Ái)，延遲線輸出相 位( )為低電位時，與ENi能同時使選擇訊號(Seli，Seli)開啟，而參考訊號(Ref)取代運行時脈(Ái) 後，兩者將使選擇訊號(Seli，Seli)關閉。

圖 4- 7: 延遲線中以控制多工器的選擇器(selector)與波形。

邏輯上選擇器(selector)與多工器為一對一對應，如果參考訊號(Ref)能取代延遲線運行相位(Ái)，

但選擇器(selector)中並不一定要以與其一對一對應的相位(Ái)來啟動，能以後一個輸出相位(Ái+1)來啟 動，期有夠的時間(time margin)讓選擇器運作更順暢，或是選擇訊號(Seli，Seli)切換影響延遲線的運 行。時脈訊號(DL Clk)給選擇器(selector)的與給除頻器(divider)是分開的，可分擔負載。非整倍數延 遲鎖相電路(FMDLL)運作先由合差調變器給補數訊號於唯讀記憶體(ROM Table)產生

RES0¡ RES7，其是反應相位比較器的輸出相位誤差，如推算是參考訊號可於

延遲線中緩衝級是以圖4- 8實現，以負電組對M3與M4，和定轉導(gm)M5與M6當負載，組成輸 出阻抗(output impedence)，其效果是雙端(differential)下有高阻抗，共模(common mode)下有低阻抗，

Specification Value DC Gain > 1 Unity Gain Bandwidth 1– 10 GHz

Phase Margin > 120 degrees AC Power 0.09mW (@1.8V)

CONi為定時後的訊號，其為和差調變器與除數輸入(Divider Ratio)的總合。

carry為和差調變器之進位數輸出(carry[k])。