迴路濾波器(Loop Filter) - , 電路(Circuits) - 使用倍數式延遲鎖相電路之非整數頻率合成器

第三章 , 電路(Circuits)

3.5. 迴路濾波器(Loop Filter)

迴路濾波器以R1+ C2k C1組成，在已知電組R1情況下，與給定A(f)jf =0整體開回路直流增益 (open loop DC gain)，能由式(4- 16)決定電容C₁與C₂的大小，通常迴路濾波器的作用是使系統本身達到穩定的功能，甚至使效能表現達最佳，分析方試以觀察波德圖(Bode plot)或是軌跡圖(root locus) 。

R1= A(f )j_{f =0} (1 ¡ fz=fp) ¢ 2¼fz

C2= 1

2¼ ¢ fz¢ R1，C₁= 1

A(f )j_{f =0}¢ 2¼ ¢ f_p¢ C₂¢ R₁

(4- 16)

在此， A(f )_{整體開回路轉移函數}

以電晶體當開關是為了控制C₂的大小，達到極點程式化的目地，由於採用可調整的迴路濾波器，鎖相電路(PLL)與延遲鎖相電路(MDLL)在相位雜訊上會表現不同，至於相位雜訊的分析在之前敘述，

在此就不贅言。

線性系統之閉迴路轉移函數之極點，亦即為系統特性方程式之根，用以決定系統穩定性之重要依據，並與暫態響應之基本特性有關，鎖相電路本身也可當成一線性系統，可由閉回路G(f )_來決定系統穩定性，系統方程式¢(s) = 1 + K_p¢ G(f ) = 0，當Kp值變動時，其特性根亦隨之變動，因此可藉由Kp值大小來改變系統極點的位置，以符合系統穩定的要求。將不同之Kp值所對應之特性根繪於 s-domain上，則Kp值發生連續變化，其所對應的特性根(root)位置也會產生連續變化，而所形成的移動軌跡，此軌跡就是根軌跡圖(root locus graph)。

當Kp: 0 ! 1時，稱為根軌跡(root locus)

80 Open Loop A(f)

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第四章, , , , 驗証驗証驗証(Verification) 驗証

4.1. 電路佈局(Layout)

我們下線晶片內有包括兩組頻率合成器，由於腳位數目有限，而我們所需的測試的樣本多，故內部晶片有包括單一轉平行電路(serial to parrallel)，輸出有平行轉單一電路(parrallel to serial)，以減少 腳位的數目。平行轉單一電路如下圖所示，LOAD訊號為高電位時，把平行訊號P[0:N]依序送到暫存 器以輸出S[N]，等N的時脈後，輸出為0，換言之，N位元的平行訊號P[0:N]需要N個周期才能把資料 轉到單一訊號。

圖 5- 1: 單一轉平行電路(serial to parrallel)與平行轉單一電路(parrallel to serial)合併

單一轉平行電路(serial to parrallel)作用與平行轉單一電路相反，單一訊號依序送到暫存器後，等 到EN訊號為高電位時，一次把暫存器內的值送到平行訊號P[0:N]，如EN訊號為低電位時，平行訊號 P[0:N]全為0。為了能確認以上輸出輸入介面能正常工作，我們又另將轉成內部平行訊號後的單一輸 入的值，再把當平行訊號轉回單一並反輸出晶片外，來作量測上的確認，如上圖。以上輸出輸入介

面的部份，能合併於自動合成軟體下做電路布局。

以下為模擬結果。預期能使延遲鎖相電路(MDLL)在延遲線(delay line)展現出與振盪器(VCO)無異的積分器特性。其抖動(jitter)會比同樣情況下的鎖相電路(PLL)來得好。

BW ~ 1 MHz

fp, fz (fp / fz = 1/20) 0.125 MHz 3 kHz σrms(rms-jitter) 3.9 ps

BW ~ 0.1 MHz

fp, fz (fp / fz = 1/20) 0.125 MHz 3 kHz σrms(rms-jitter) 3.0 ps 圖 5- 2: 邏輯式延遲線操作抖動圖，左圖為非整數鎖相電路(FPLL)，右圖為非整數延遲鎖相電路(FMDLL)

BW ~ 1 MHz

fp, fz (fp / fz = 1/20) 1.45 MHz 50 kHz σrms(rms-jitter) 5.4 ps

BW ~ 0.1 MHz

fp, fz (fp / fz = 1/20) 0.11 MHz 3.75 kHz σrms(rms-jitter) 3.23 ps 圖 5- 3: 電流邏輯形式延遲線操作抖動圖，左圖為非整數鎖相電路(FPLL)，右圖為非整數延遲鎖相電路(FMDLL)

4.2. 電路量測(Measurement)

下圖5- 4為全電路的晶片佈局圖(floorplan)與腳位，我們下線是邏輯形式延遲線操為測試，

1564µm x 1845µm 圖 5- 4: 晶片照相圖(floorplan)

Agilent 8257D提供16M頻率輸出，晶片類比輸入為50M - 350MHz間，邏輯分析儀提供平行轉單一(serial to parrallel)資料處理，羅德史瓦茲(R&S Spectrum Analyzer)看頻譜。與汰克DPO71254 (Tektronix DPO71254)看眼圖。或是Agilent 86100C量測抖動分析。

Logic Analyzer

R&S Spectrum Analyzer Kethely Current Supply

Agilent Scope Signal Gen.

Agilent Scope

圖 5- 5: 量測安置(Measurement setup)中測試用的 pcb 板

圖 5- 6: 延遲鎖相電路(MDLL)時域圖示意圖

圖5- 6為一延遲鎖相電路(MDLL)時域圖示意圖，如以參考訊號(Ref)觸發(trig)下，不論是延遲鎖 相電路(MDLL)或是鎖相電路(PLL)，其頻率合成器所屬的除數訊號或是輸出時脈將會清楚地被疊出，以圖5- 6來說可看出延遲鎖相電路(MDLL)本身的特性，有一時間誤差(∆)產生。圖5- 7分別為鎖相電路(PLL)與延遲鎖相電路(MDLL)的頻譜分析圖，在參考訊號16 MHz下，輸出240 MHz下，頻譜跨度(span)在約50 MHz，延遲鎖相電路(MDLL)的突波(spur)是比鎖相電路(PLL)明顯的。如把頻譜跨度(span)在約5 MHz下，延遲鎖相電路(MDLL)的雜訊(noise)是明顯地比鎖相電路(PLL)小的。

另要說明的是，延遲鎖相電路(MDLL)頻譜分析圖，在不同參考雜訊下其表現方式，圖中清楚地呈現sinc函數於邊帶(sideband)頻譜上，其sinc函數方式是由於參考雜訊的上取樣轉換(up conversion)造成的，系統函數能以圖2- 11說明此現象，延遲鎖相電路(MDLL)在頻寬外雜訊表現約與鎖相電路(PLL) 是比較大的。

4.3. 隨機重載延遲鎖相電路電路量測(RMDLL Measurement)

隨機重載延遲鎖相電路(RMDLL)的突波(spur)是明顯地比延遲鎖相電路(MDLL)小的，如下圖所示，相位雜訊部份約比延遲鎖相電路(MDLL)至多6dB左右，可於圖5- 7(b)與(c)看出，

(a) 頻譜跨度(span) 50 MHz

10⁴ 10⁵ 10⁶ 10⁷

-140 -130 -120 -110 -100 -90 -80

f_offset

Measured Noise MDLL Measured Noise RMDLL Caculated Noise MDLL Measured Noise PLL Caculated Noise PLL

(b)相位雜訊

PLL MDLL RMDLL

@100k -85.8 -107.1 -102.1

@1M -98.9 -121 -117.3

@2.5M -111.2 -123.4 -118.9 rms jitter 13.9ps 2.85ps 4.4ps

圖 5- 7: 頻譜分析圖總結，參考頻率 16 MHz，輸出頻率 240 MHz

下圖為抖動分析圖使用Agilent 86100C量測，取大於10⁵次數，參考訊號16 MHz下，延遲鎖相電路(MDLL)操作在240 MHz的方均根抖動(RMS Jitter)為2.94 ps，峰對峰抖動(P-P Jitter)為31.1 ps，隨機延遲鎖相電路(RMDLL)的方均根抖動(RMS Jitter)為4.54 ps，峰對峰抖動(P-P Jitter)為40.0 ps。

圖 5- 8: 延遲鎖相電路(MDLL)左圖與隨機延遲鎖相電路(RMDLL)右圖抖動(jitter)時域圖

使用MSO高阻抗量測，延遲鎖相電路(MDLL)的方均根抖動(RMS Jitter)為4.524. ps，峰對峰抖動 (P-P Jitter)為60 ps，隨機延遲鎖相電路(RMDLL)的方均根抖動(RMS Jitter)為9.1029 ps，峰對峰抖動(P-P Jitter)為70 ps。與Agilent 86100C量測有差異可能為此台的取樣頻率是較慢的。

圖 5- 9: 延遲鎖相電路(MDLL)與隨機延遲鎖相電路(RMDLL)抖動(jitter)時域圖

4.4. 非整倍數延遲鎖相電路電路量測(FMDLL Measurement)

以下將說明非整數頻率合成器的波形示意圖，如下圖所示頻率合成器在鎖定情況下，示波器上 以參考訊號(Ref)觸發(trig)下，由於是非整數的倍頻數情況，可看多模組除頻器(multi modulus divider) 的運作方式，輸除時脈(DL Clk)並不如整數合成器情況下，會疊出一個週期接一個週期的波形，而是由非整數相位的關係，波形會有非整數相位回疊於示波器上，同理下多模組除頻器輸出除數訊號可看出，被合差調變器改變除數下的不同周期長度。

圖 5- 10: 除數為非整數下時域圖示意圖，以輸出 248 MHz 為例，參考訊號 16 MHz，除數 15+1/2。

上圖舉以輸出248 MHz為例，除數的小數部份為1/2，波形會有非整數相位回疊於示波器上為一半的相位。

(a) 在參考訊號重載下但未作相位鎖定 (b) 在參考訊號重載下並作相位鎖定圖 5- 11: 量測之非整倍數延遲鎖相電路頻譜，輸出頻率 245 MHz，參考頻率 16 MHz，倍頻數 15+5/16，

頻譜跨度(span) 50 MHz

圖5- 11(a)為發生在參考訊號重載下但未作相位鎖定，其現像^{[ 31]}，可以下解釋，延遲鎖相電路在參考訊號與內部時脈假設有一角徑度的偏差(offset)，理想上此偏差(offset)為零是最好的，但在非整數架構底下角徑度的偏差會隨每次疊代的除法時脈有所不同，根據^{[ 31]}，，其可能造成圖5- 11(a)，但如在參考訊號重載下並作相位鎖定會如圖5- 11(b)一般。一般整數型延遲鎖相電路其

，為角徑度的偏差(offset)至多為一常數，故不易看出圖5- 11(a)的情況。

以下我量取243 MHz，244 MHz，和245 MHz為例，參考頻率皆為16 MHz，倍頻數為15+3/16，

15+4/16，和15+5/16。下圖為頻譜跨度(span)在不同範圍下的表現圖。取50 MHz與10 MHz。

(a) 頻譜跨度(span) 50 MHz，右圖為取平均值

(b) 頻譜跨度(span) 10 MHz，右圖為取平均值

圖 5- 12: 量測之非整倍數延遲鎖相電路頻譜，輸出頻率 243 MHz，參考頻率 16 MHz，被除數 15+3/16，

(a) 頻譜跨度(span) 50 MHz，右圖為取平均值

(b) 頻譜跨度(span) 10 MHz，右圖為取平均值

圖 5- 13: 量測之非整倍數延遲鎖相電路頻譜，輸出頻率 244 MHz，參考頻率 16 MHz，被除數 15+4/16，

(a) 頻譜跨度(span) 50 MHz

(b) 頻譜跨度(span) 10 MHz，右圖為取平均值

圖 5- 14: 量測之非整倍數延遲鎖相電路頻譜，輸出頻 245 MHz，參考頻率 16 MHz，被除數 15+5/16，

以上舉相隔1 MHz的非整數為例，可推得此非整倍數延遲鎖相電路的解析度為4位元(bits)，再者說明相位雜訊部份，承上舉244 MHz，和243 MHz為例，如圖5- 15與圖5- 16，

(a) 相位雜訊 (b) 相位雜訊對應之頻譜跨度(span)15 MHz以內圖 5- 15: 量測之非整倍數延遲鎖相電路頻譜，輸出頻率 244 MHz，參考頻率 16 MHz，被除數 15+4/16，

(a) 相位雜訊 (b) 相位雜訊對應之頻譜跨度(span)15 MHz以內圖 5- 16: 量測之非整倍數延遲鎖相電路頻譜，輸出頻率 243 MHz，參考頻率 16 MHz，被除數 15+3/16，

圖5- 17為非整倍數延遲鎖相電路(FMDLL)與非整倍數鎖相電路(FPLL)在頻譜上的比較，舉輸出頻率244 MHz，參考頻率16 MHz，被除數15+4/16為例，非整倍數延遲鎖相電路(FMDLL)在1 MHz以下有些微的清除累積雜訊的效果，但比較於非整倍數鎖相電路(FPLL)的非整數突波(fractional spur)是明顯上升的，在圖5- 17的第一張圖中，非整數突波發生於主輸出頻調(tone)距離4 MHz左右對稱處，

換言之為參考頻率16 MHz的1/4量值，但在其它243 MHz與245 MHz為例中，小數突波(fractional spur) 發生的位置是不太正確，可能其它因素造成。

(a) 輸出頻率244MHz，參考頻率16MHz，被除數15+4/16

(b) 輸出頻率243MHz，參考頻率16MHz，被除數15+3/16 圖 5- 17: 量測之非整倍數頻率合成器相位雜訊相互比較

第五章第五章第五章

Deter. Jitter (p-p)

estimated from meas. Spur 7.06 ps 3.89 ps 1.80 ps 2.19ps N/A 0.76 ps 1.1ps _{1.83 ps}^26ps Random Jitter (rms)

From intergrated phase noise N/A N/A 1 ~ 5ps N/A N/A 0.68 ps N/A ^{2.75 ps}_{4.2 ps} Overall Jitter 13.11ps(p-p)

@ 2GHz (Interger,Fractional) 表 6: 本作品與其它文獻的比較，藍色為倍頻式延遲鎖相電路(MDLL)，紅色為隨機重載延遲鎖相電路(RMDLL)

圖 6- 1 : 本作品與其它文獻的比較

第六章第六章

第六章第六章, , , 附錄, 附錄附錄(Appendix) 附錄

6.1. 延遲鎖相電路延遲線雜訊的理論分析

整數延遲鎖相電路的開回路/閉回路增益與相位關係，由於重載的動作，使延遲線(delay line)無積分器1=s特性，延遲鎖相電路(MDLL)之振盪器輸出時脈能被視為一個在參考週期下(T_REF)的循環穩定隨機亂數過程(cyclostationary random process)，參考週期下(T_REF)下參考時脈能進入延遲線作重載，此作法的循環穩定過程之能量功率譜密度(PSD of a cyclostationary)是在一個週期下以平均其能量功率譜密度得之。這樣算法對於沒有作參考時脈重載的情況是適當的，可想之頻譜分析沒有必要對 0，相位頻譜如-20dB/dec圖所示，一階積分器1=s特性，其¯ = 1，相位頻譜表現如一階高通濾通器(first-order high-pass filter)一樣，其截頻點(cutoff frequnency)約為參考頻率的一半(0:5¢f_REF)，但強度參數¯ = 0:1，

其截頻點會往較低頻率移動，圖A-1為模擬與數學比較。

Ref. Freq. Out Freq. N ^VCO ^PFD/CP ^Ref

System

Parameter ^{20 MHz} ^{~500 MHz} 25

Noise

Assumption -135 dBc/Hz @ 20 MHz σ=6e-12 -110 dBc/Hz @ 1 MHz 圖 A- 1: 延遲鎖相電路延遲線(delayline)雜訊的理論分析與行為模擬

6.2. 參考突波(reference spur)的理論分析

圖 A- 2: 鎖相電路(PLL)與倍頻式延遲鎖相電路(MDLL)的輸出相位比較圖

以下將導出鎖相電路(PLL)與延遲鎖相電路(DLL)的參考突波(reference spur)的數學式[4]，最有可能是電流幫浦(charge pump)充放電不一樣造成，在無參考時脈重載的鎖相電路(PLL)中，這樣的偏移

(offset)是不會影響效能的，或產生嚴重的參考突波(reference spur)，僅造成相位偏移的一直流成份 (DC component)，

在此參考突波(reference spur)是主要由電流幫浦(charge pump)充放電不一樣造成，在延遲鎖相電路(MDLL)，這樣的不匹配(¢Icp)造成一個周期性的漣波(ripple)在振盪器控制電壓的輸入上，當回路是操作在參考頻率比頻寬更大下，此問題又更嚴重，計算這樣時間誤差可由以下，的漣波(a periodic tune ripple)，此般造成一參考突波(reference spur)，此現象可被解釋成一非連續的相位於延遲鎖相電路(MDLL)的時脈輸出，這問題是第一個時脈是對齊於參考時脈，但因相位偏移

第七章第七章第七章

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