使用倍數式延遲鎖相電路之非整數頻率合成器

國

立

交

通

大

學

電子工程學系 電子研究所

碩 士 論 文

使用倍數式延遲鎖相電路之非整數頻率合成器

Multiplied Delay Locked Loop Based Fractional-N

Frequency Synthesizer

研 究 生：劉晟佑

指導教授：陳巍仁 教授

使用倍數式延遲鎖相電路之非整數頻率合成器

Multiplied Delay Locked Loop Based Fractional-N

Frequency Synthesizer

研 究 生： 劉晟佑 Student： Cheng-Yu Liu

指導教授： 陳巍仁 教授 Advisor： Wei-Zen Chen

國 立 交 通 大 學

電子工程學系 電子研究所

碩 士 論 文

A Thesis

Submitted to Department of Electronics Engineering and

Institute of Electronics

College of Electrical and Computer Engineering

National Chiao Tung University

in partial Fulfillment of the Requirements

for the Degree of

Master

in

Electronics Engineering

January 2011

Hsinchu, Taiwan, Republic of China

摘

摘

摘

摘 要

要

要

要

資料運算中時脈供應源有必要與其它系統是被整合在單一晶片上(on chip clock multiplication)，突 波(spur)與相位雜訊(phase noise)，這些要素經常是影響量測品質的關鍵。一般整倍數延遲鎖相電路 (MDLL，Multiply Delay Lock Loop)，參考時脈訊號重載(reload)的動作，達到清除擾動累積 (jitter accumulation)的功能。但此項功能卻有一代價要付出，參考訊號重載或是重整，造成時脈訊號有特定 擾動(deterministic jitter)的產生，在時脈訊號的頻譜上會有明顯參考突波(reference spur)的發生，故使 延遲鎖相電路的突波抑制將是本研究重點，而我們是如亂數把此特定擾動打散將有助於抑制突波。 另一方面，為了使系統使用的頻譜的使用率相對於整倍數的頻率合成器比較高，以和差調變器來產 生平均數為小數解析度的行為，並有非整數編程式的形態(fractional- N programmable)的特性達到之， 如此般輸入參考頻率將不受限於調變訊號，給予系統有一高度調整性的設計，而非整倍數頻率合成 器在目前電路系統上，主要是以非整倍數鎖相電路(fractional-N PLL)為主流，如何使擾動累積清除的 特性，發揮於非整倍數頻率合成器，故發展非整倍數延遲鎖相電路。 參考時脈訊號重載如何實現於非整倍數延遲鎖相電路上，先要得知參考相位與時脈訊號相位的 量化資訊，是否可正確重載參考訊號，否則將發生嚴重錯誤的相位偏差。為了推算那一特定時間內 能作重載，我們將改進和差調變器，和差調變器的進位訊號(carry[k])可算出補數訊號(residue[k])，補 數訊號就能反應參考相位與時脈訊號相位的量化誤差，分為三個部份，用於改變除數的和差調變器 (Σ∆1)，計算相位的累加器，經過一量化器(Q)，回授路徑上補數之和差調變器 (Σ∆2) 。特點在於，加 於用於改變除數的和差調變器之輸入的回授路徑，使補數訊號(residue[k])能用於避免相位偏差，以推 算那一特定時間內能作重載參考時脈。補數訊號(residue[k])是反映參考相位與時脈訊號相位的量化資 訊，將此訊號送給延遲線(delayline)，達到參考訊號重載的功能。參考訊號重載能打斷延遲線的相位 雜訊的累積，雜訊模型將由一積分器模型變成離散時間上的相加，所以在設計迴路濾波器(loop filter) 能以考慮和差調變器的量化雜訊與參考訊號雜訊為主。此非整倍數延遲鎖相電路架構用能用為非整 倍數時脈產生器，壓抑頻帶內的相位雜訊(In band phase noise)，達到低雜訊的效果。

亂數把此特定擾動打散的方向下，我們提出較廣義的訊號重載架構，保存傳統倍數延遲鎖相電 路的清除擾動累積的優點，以一組多相位產生器(multi-phase generator)，產生的多時脈相位重載於一 組延遲線(delay line)上，訊號重載的方式將以數位控制器(digital controller)來安排，決定重載於時脈 訊號的何時刻和時脈相位的位置。若以一個隨機亂數的方式來安排重載參考時脈訊號的順序，能有 效抑制突波產生，定性上在頻譜上其明顯之突波單頻訊號將下降，下降程度能以馬可夫鏈(Markov chain)得之，溢出相位雜訊能用隨機過程定量之。上敘能以一實際例來說，多相位產生器以一組延遲 線產生多相位時脈產生，並以N+∆N周期，∆N是一亂數方式，重載於另一組延遲線，以達到達到抑 制突波，驗正溢出相位雜訊不會有太大的付出。 我們主要發展一新型非整倍數頻率合成器，非整倍數延遲鎖相電路，與突波抑制的延遲鎖相電 路。除運用於本計畫相關的類比數位轉換(ADC)系統下，也可在其他具有非整倍數頻率合成器的系統 當中。

關鍵詞：

時脈產生, 資料回復, 倍數延遲鎖相電路, 隨機亂數

ABSTRACT

These days the clock generator integrated with other system is needed to realize high speed computation. Spurious tones and phase noise often play a critical role in measuring quality. Random jitter is significantly reduced in Multiplying Delay-Locked Loops (MDLL), phase realigning clock multipliers, compared to that in typical Phase-Locked Loops (PLL). This is performed by launching the reference edge directly into their voltage controlled oscillators (VCO) or their delayline. However, the timing mismatch in singal path to the detector as well as non-idealities of analog property in the circuits casuse a significant increase in

deterministic jitter. So dealing with the spurious tone the same as deterministic jitter is this research topic. On the other hand, the channel efficiency of communication system used by the fractional-N frequency

synthesizer is much higher than that used by the integer-N frequency synthesizer. The sigma delta modulator adopted in fractional- N frequency synthesizer achieves the resolution of fractional-N by generating the fractional number in average and have the property of programmable. Yet the frequency of the reference clock is not limited and not confined within the modulation signal, which gives greater design flexibility at the system level. Recently fractional- N frequency synthesizer mainly uses fractional- N frequency PLL to serve as the supply of the clock. How to reduce to phase noise contributed from jitter accumulation of the PLL/MDLL on commutation systems is the main point of our invention.

The realization of the concept of the adjustment of the reference clock on fractional- N based MDLL is that, first to know quantized information compared between the reference clock and the divided clock, generated from divider having divider ratios modulated by the sigma delta modulator (Σ∆) to achieve fractional – N resolution. Reload the reference clock correctly or not that cause serious problems of phase offset. We modify the sigma delta modulator (Σ∆) to predict the signal of the residue (residue[k]), which is synchronized with the error compared between the reference clock and the divided clock. The modified sigma delta modulator (Σ∆) consists of three parts, the sigma delta modulator changing the divider ratio, the accumulator counting the reference edge, and the residual sigma delta modulator on the feedback loop. The point is this feedback loop make the the residue (residue[k]) avoiding the phase offset to align the reference edge. The residue (residue[k]) is used to determine the time of the reload of the reference clock, and let the delay line has the ability of the alignment. Because of the elimination of jitter accumulation, quantization noise of the sigma delta modulator and the noise from the reference clock induced phase noise is the bottleneck in state-of the-art synthesizer design.

Under this circumstance we propose a general form of MDLLs, which have the adjustment by reference clock, and can keep the advantage to prune away jitter accumulation. This general form composes of a multi-phase generator, a delay line, and the digital controller. The clock multi-phases from the multi-multi-phase generator can be reloaded in the delay line and the digital controller determines the allowance to reload the clock phase and the order of reload. If the order is random pattern, the spurs caused by the adjustment can attenuate

effectively. The value of attenuation can be predicted by the theorem of Markov Chain. For example, the multi-phase generator implemented by a delay line which is rounded by delay cells use the order N+∆N, ∆N is random variable, to inject the second delay line to reduce the spurs. The amount of the reduction of spurs and the phase increment are verified under both behavior simulation and math, and less than 6dB.

Note that the invention is not limited to ADC system, but is applicable to other systems and integrated circuits that have low noise, fractional – N resolution of MDLL.

致謝

致謝

致謝

致謝

首先，我要對我的指導教授陳巍仁老師致上最誠摯的感謝。老師在這四年裡不

論在硬體或是軟體上提供了我一個最佳的學習環境。在學習上老師也給予了適時的

指導與啟發，使我不在錯誤當中打轉。

其次我要感謝阿拉伯實驗室前輩們的努力，才使得實驗室軟硬體設備一應俱

全，還有學長台祐、士豪、松諭、巧玲、國慶、宗裕的熱情協助。在如此的環境

下，我的論文才能順利完成。再來我要感謝實驗室的同學宗恩、薪華、國維、世

昕、宣泰、炯為、育祥、凱悌、順天、書瑾、旻毅、文杰、健軒、川逸、豔婷、建

宏、逸弘、仲廷、曜嘉、佩妤、政豪、弘凱……等，陪伴著我一起渡過了研究生

涯。

最後我要最感謝我的父母對我二十多年來辛苦的付出，使我在學習之餘無後顧

之憂，還有我的朋友這幾年對我的關心和陪伴，使我得到了豐富的生活與健康的人

生。謹以此論文獻給關心我的人。

劉晟佑

國立交通大學

中華民國一百年三月

目錄

目錄

目錄

目錄

第一章, 動機(Motivation)... 1

第二章, 架構(Architecture) ... 10

2.1.

非整倍數延遲鎖相電路 (FMDLL)... 10

2.1.1.

雜訊模型(Noise Model)... 15

2.2.

隨機重載型延遲鎖相電路 (RMDLL) ... 26

第三章, 電路(Circuits)... 32

3.1.

延遲線(delayline)... 32

3.2.

除頻器(divider) ... 37

3.3.

多相位旋轉器(multi-phase rotator)及其相位控制器... 39

3.4.

相位頻率比較器(PFD)與電流幫浦(Charge Pump) ... 42

3.5.

迴路濾波器(Loop Filter) ... 46

第四章, 驗証(Verification) ... 48

4.1.

電路佈局(Layout) ... 48

4.2.

電路量測(Measurement)... 49

4.3.

隨機重載延遲鎖相電路電路量測(RMDLL Measurement)... 51

4.4.

非整倍數延遲鎖相電路電路量測(FMDLL Measurement) ... 53

第五章, 結論(Conclusion) ... 59

第六章, 附錄(Appendix)... 61

6.1.

延遲鎖相電路延遲線雜訊的理論分析 ... 61

6.2.

參考突波(reference spur)的理論分析... 62

第七章, 參考資料(Reference) ... 64

圖表

圖表

圖表

圖表

目錄

目錄

目錄

目錄

圖 1- 1: 類比數位轉換器(ADC)與其提供時脈之產生器(Low Jitter Clock Generator)與孔徑抖

動(aperture jitter)對於取樣保持(sample and hold)的影響... 1

圖 1- 2: 現今世界上類比數位轉換器(ADC)的發展圖 ... 2

圖 1- 3: 一般整倍數延遲鎖相電路(Conventional MDLL)之架構... 3

圖 1- 4: 延遲線的靜態抖動... 4

圖 1- 5: [ 7]所使用的延遲線(delay line)與延遲單元(delay cell)， [ 7]所使用的選擇器 (selector) ... 5 圖 1- 6: 各晶片的優質數(FOM)... 7 圖 1- 7: 數位類比轉換器(DAC)來消除相位誤差(phase error)架構圖... 8 圖 1- 8: 非整倍數延遲鎖相電路(fractional-N MDLL)... 8 圖 2- 1: 非整倍數延遲鎖相電路(FMDLL)的各訊號行為圖。 ... 11 圖 2- 2: 和差調變器無平均偏差出現(DC offset)。 ... 12 圖 2- 3: 頻率合成器上後校正(post correction)各訊號行為範例圖... 13 圖 2- 4: 所提出之和差調變器架構(Σ∆)的雜訊轉移函數與訊號轉移函數。 ... 14 圖 2- 5: 非整數頻率合成器之系統函數 ... 16 圖 2- 6: 量化雜訊(quantization noise)在不同頻寬下的相位雜訊圖 ... 17 圖 2- 7: 鎖相電路與延遲鎖相電路之脈衝響應。... 19

圖 2- 8: 時脈時間錯誤累積(clock time error accumulation)... 20

圖 2- 9: 倍頻數為 4 之自相關函數(autocorrelation function) ... 21 圖 2- 10: 自相關函數(autocorrelation function)。 ... 21 圖 2- 11: 整數延遲鎖相電路之系統函數。... 22 圖 2- 12: 整倍數延遲鎖相電路(MDLL)相位雜訊模擬圖。... 22 圖 2- 13: 相位雜訊設計圖，承接[ 30]的相位雜訊系統分析方式，紅字部份為非整倍數延遲 鎖相電路所增加的 ... 24 圖 2- 14: 相位雜訊比較圖，非整數鎖相電路(FPLL)與非整數延遲鎖相電路(FMDLL) ... 25 圖 2- 15: CppSim 分析延遲鎖相電路(MDLL)的範例。 ... 26 圖 3- 1: 廣義式訊號緣重載架構與實現範例， ... 27 圖 3- 2: 隨機亂數的方式安排訊號重載 ... 28 圖 3- 3: 隨機亂數的行為的轉置矩陣(transition matrix) ... 29 圖 3- 4: 突波(spur)抑制情況，馬可夫(Markov)預估與行為模擬。... 30 圖 3- 5: 傳統整倍數延遲鎖相電路(Conventional MDLL) 之訊號頻譜與亂數式整倍數延遲 鎖相電路(Randomly Reload MDLL) 之訊號頻譜的差異比較。... 31 圖 4- 1: 欲測試架構，包括非整數延遲鎖相電路(FMDLL)，隨機亂數延遲鎖相電路 (RMDLL)。 ... 32

圖 4- 2: 延遲線(delayline)架構。 ... 33

圖 4- 3: 延遲線中四級以多工器(mux based)作延遲單元(delay cell)，其以電流邏輯形式操 作。 ... 34 圖 4- 4: 延遲線中四級以電流邏輯形式多工器頻率範圍(frequency range)。與頻率與電壓增 益(Kvco)... 34 圖 4- 5: 延遲線中四級以多工器(mux based) ，以數位邏輯形式操作。... 35 圖 4- 6: 延遲線中四級以數位邏輯形式多工器頻率範圍與頻濾增益(Kdl)。 ... 36 圖 4- 7: 延遲線中以控制多工器的選擇器(selector)與波形。... 36 圖 4- 8: 延遲線中緩衝級(buf)。 ... 37

圖 4- 9: 多模組除頻器(multi modulus divider)之架構... 37

圖 4- 10: 多模組除頻器(multi modulus divider)之電路模擬。 ... 39

圖 4- 11: 相位旋轉器(multi-phase rotator)之電路架構與行為波形... 40

圖 4- 12: 相位旋轉器中多相位選擇器(multi-phase selector)之電路架構... 41

圖 4- 13: 相位旋轉器(multi-phase rotator)之行為模擬 ... 42

圖 4- 14: 相位旋轉器(multi-phase rotator)之電路模擬 ... 42

圖 4- 15: 相位比較器(PFD，tristate phase detector) ... 43

圖 4- 16: 電流幫浦(charge pump)的非線性度分析... 44

圖 4- 17: 相位比較器(PFD，tristate phase detector)相為差與充放電流關係圖... 45

圖 4- 18: 相位比較器與電流幫浦在鎖定下的電路模擬圖 ... 46

圖 4- 19: 可調整的迴路濾波器之根軌跡圖(root locus graph)... 47

圖 5- 1: 單一轉平行電路(serial to parrallel)與平行轉單一電路(parrallel to serial)合併 ... 48

圖 5- 2: 邏輯式延遲線操作抖動圖，左圖為非整數鎖相電路(FPLL)，右圖為非整數延遲鎖 相電路(FMDLL) ... 49 圖 5- 3: 電流邏輯形式延遲線操作抖動圖，左圖為非整數鎖相電路(FPLL)，右圖為非整數 延遲鎖相電路(FMDLL) ... 49 圖 5- 4: 晶片照相圖(floorplan)... 50 圖 5- 5: 量測安置(Measurement setup)中測試用的 pcb 板... 50 圖 5- 6: 延遲鎖相電路(MDLL)時域圖示意圖 ... 51 圖 5- 7: 頻譜分析圖總結，參考頻率 16 MHz，輸出頻率 240 MHz... 52 圖 5- 8: 延遲鎖相電路(MDLL)左圖與隨機延遲鎖相電路(RMDLL)右圖抖動(jitter)時域圖 53 圖 5- 9: 延遲鎖相電路(MDLL)與隨機延遲鎖相電路(RMDLL)抖動(jitter)時域圖... 53 圖 5- 10: 除數為非整數下時域圖示意圖，以輸出 248 MHz 為例，參考訊號 16 MHz，除數 15+1/2。... 54 圖 5- 11: 量測之非整倍數延遲鎖相電路頻譜，輸出頻率 245 MHz，參考頻率 16 MHz，倍 頻數 15+5/16，頻譜跨度(span) 50 MHz... 54 圖 5- 12: 量測之非整倍數延遲鎖相電路頻譜，輸出頻率 243 MHz，參考頻率 16 MHz，被 除數 15+3/16，... 55 圖 5- 13: 量測之非整倍數延遲鎖相電路頻譜，輸出頻率 244 MHz，參考頻率 16 MHz，被 除數 15+4/16，... 56

圖 5- 14: 量測之非整倍數延遲鎖相電路頻譜，輸出頻 245 MHz，參考頻率 16 MHz，被除 數 15+5/16，... 56 圖 5- 15: 量測之非整倍數延遲鎖相電路頻譜，輸出頻率 244 MHz，參考頻率 16 MHz，被 除數 15+4/16，... 57 圖 5- 16: 量測之非整倍數延遲鎖相電路頻譜，輸出頻率 243 MHz，參考頻率 16 MHz，被 除數 15+3/16，... 57 圖 5- 17: 量測之非整倍數頻率合成器相位雜訊相互比較... 58 圖 6- 1 : 本作品與其它文獻的比較 ... 60 圖 A- 1: 延遲鎖相電路延遲線(delayline)雜訊的理論分析與行為模擬 ... 62 圖 A- 2: 鎖相電路(PLL)與倍頻式延遲鎖相電路(MDLL)的輸出相位比較圖... 62 圖 A- 3: 參考突波(reference spur)與電流幫浦充放電不匹配(∆Icp)，相位比較器(PFD)的重置 延遲(τPFD)關係圖 ... 63 表 1: 近代倍頻式延遲鎖相電路(MDLL)的比較 ... 6 表 2: 近代注入鎖定鎖相電路(ILPLL)的比較... 6 表 3: 所預期的效能目標 ... 9 表 4: 脈衝響應h(t; T )函數關係表與各情況表現圖。... 23 表 5: 除頻器的功率消耗(Power Consumption)。 ... 38 表 6: 本作品與其它文獻的比較，藍色為倍頻式延遲鎖相電路(MDLL)，紅色為隨機重載 延遲鎖相電路(RMDLL)... 59

第一章

第一章

第一章

第一章,

,

,

, 動機

動機

動機

動機(Motivation)

為了實現資料運算，時脈供應源有必要與其它系統是被整合在單一晶片上(on chip clock multiplication)，此般，單一晶片內就嵌入一個鎖相電路，並外接一個低頻率的石英振盪器(crystal oscillator)，而晶片內的鎖相電路作成一倍頻器(clock multiply unit)以供用途，鎖相電路(PLL)一般由相 位比較器(PFD)，電流幫浦(charge pump)，振盪器(VCO，voltage control oscillator)所構成，不幸地， 一般的鎖相電路往往和其它數位系統無法統合。整倍數延遲鎖相電路(MDLL，Multiply Delay Lock Loop)已被發明出來以取代鎖相電路，並有比一般鎖相電路(PLL，Phase Lock Loop)更好的優點，同樣 功率消耗下，整倍數延遲鎖相電路(MDLL)[ 1]中，環振盪器(ring oscillator)面積小，易與其它系統整合 在單晶片下，雖然在倍頻方面觀念是與鎖相電路(PLL)大同小異的，但延遲鎖相電路有的特點，用每 周期的參考時脈訊號(Ref )重載於環振盪器(ring oscillator)的運行訊號(the rotating edge)，在於參考時脈 訊號(Ref )能夠直接地壓制頻率振盪器(VCO)的雜訊，且效果是比一般鎖相電路(PLL)的兩倍多，結果 是有較低的抖動(jitter)，較好的相位雜訊表現，但參考時脈訊號(Ref )重載則會有特定抖動

(deterministic jitter)發生，如何把此特定抖動(deterministic jitter)最低化也是當前延遲鎖相電路研究方

向[ 2][ 3]，附加一提，如果把這個概念應用於壓腔振盪器(LC Oscillator)，那此架構稱為(ILPLL，Inject

Lock PLL)[ 13]。

圖 1- 1: 類比數位轉換器(ADC)與其提供時脈之產生器(Low Jitter Clock Generator)與孔徑抖動 (aperture jitter)對於取樣保持(sample and hold)的影響

延遲鎖相電路(MDLL)與類比數位轉換器(ADC)系統整合在單晶片，期供給的時脈相位雜訊必須 夠低，抖動(jitter)夠小，才能有良好的資料取樣品質。先為類比數位轉換器(ADC)作說明，如圖1- 1， 類比數位轉換器(ADC)與其提供時脈之產生器(low jitter clock generator)，本文主要目地亦是提供其時 脈之產生器的方法。類比數位轉換器對於取樣時脈有一品質指標為孔徑抖動(aperture jitter，aperture uncertainty)，亦是指類比數位轉換器輸入對於取樣時間上的偏移，孔徑抖動是無法在不同用途的類比 數位轉換器上做改善，外在控制時脈產生器的品質變得相當重要。類比數位轉換器的理論中，取樣 類比訊號需要一個低抖動的時脈，此時脈可為數位式或是弦波式，雜訊比對於取樣頻率與孔徑抖動 的關係如式(1- 1)，式(1- 1)可得關係圖，圖1- 2， SN R = 20 ¢ log(1₂¼ ¢ f ¢ tj ) (1- 1) 在此， f為取樣頻率，而tj孔徑抖動(aperture jitter)， 但實際使用上並無理想之類比數位轉換器(ADC)存在，因此在實際情況下是以等效位元數(ENOB) 來描述一類比數位轉換器(ADC)之精度，如式(1- 2)，孔徑抖動(aperture jitter)對於類比數位轉換器最

大影響是輸入頻寬(1MHz – 1GHz)，並限制類比數位轉換器在訊雜比(SNR)與有效位數(ENOB)的效 能， EN OB = (SN R¡1:76 )=6:02 (1- 2) 在此， SNR為雜訊比，而ENOB為有效位數， 附帶一提，現今世界上類比數位轉換器(ADC)的分布圖，圖1- 2，近10年來在一定的取樣頻率平 均約進步1.5位元(bits)，提升類比數位轉換器的位元數可觀察兩大取決因素，精確度(accuracy)或是速 度(speed)，當中說明孔徑抖動(aperture jitter)對於類比數位轉換器的發展限制趨勢，可知一個較佳的 晶片效能需很低的孔徑抖動(aperture jitter)。目前廣泛認為較佳的時脈抖動為1微微秒(ps)以下，以類 比數位轉換器來說就是操作在輸入訊號為40MHz 有12位元數(bits)的精確度，通常要達到1微微秒(ps) 以下的規格，時脈供應源和類比數位轉換器是一起被整合在單一晶片上。本文所要預期規格如下表 所 示 ， 在 0.18µm TSMC實 現 ， 期 方 均 根 抖 動 (RMS jiiter)能 小 於 一 微 微 秒 (picosecond)， 達 飛 秒 (femtoseconds)等級。 圖 1- 2: 現今世界上類比數位轉換器(ADC)的發展圖 註 : 統計資料由[ 11]取得，包括ISSCC/JSSC/VLSI，2000-2010等參考文獻 倍頻式延遲鎖相電路(MDLL)[ 1]的著重處在於，參考時脈訊號(Ref )能夠直接地壓制頻率振盪器 (VCO)的雜訊，與一般鎖相電路(PLL)靠回路濾波器壓抑有所不同，如圖1- 3，一般的整倍數延遲鎖相 電路(MDLL)，輸入參考時脈訊號(Ref )，輸出整倍數於參考訊號的時脈訊號(DL Clk)供給時脈訊號源 給其它系統用，時脈訊號(DL Clk)的操作頻率為參考時脈訊號(Ref )的N倍數。各個部份組成如下，包 括一組延遲線(delay line)，前接一作參考時脈訊號重載的多工器(mux)，除頻器(Div)，一組於多工器 (mux)下的選擇器(selector)，選擇訊號(Sel)控制多工器選擇參考訊號(Ref)或是時脈訊號(DL Clk)為輸 出。並具有鎖相電路(PLL)以相位偵測器與電流幫浦(PFD+CP)與迴路濾波器(loop filter)來調整操作頻 率。此架構的特性，能使參考時脈訊號(Ref )，在固定時序，整倍數於所提供時脈訊號(DL Clk)延遲時

間，作參考訊號的重載，如下圖1- 3，參考時脈(Ref )在選擇訊號(Sel)進入延遲線變成運行中的時脈訊 號(DL Clk)，而選擇訊號(Sel)是在除頻時脈中最後一個時脈(Last)，產生一個時區(window)把多工器 (mux)切換給參考時脈(Ref )，並能避免產生突擾(glitch)。

圖 1- 3: 一般整倍數延遲鎖相電路(Conventional MDLL)之架構

在此， Sel為控制多工器 (MUX) 重載訊號緣，並於除頻器最後一個時脈內(Last)作重載。 Ref為輸入之參考時脈訊號。 Out為輸出之時脈訊號。 理想上，相位比較器(PFD+CP)與回路濾波器(loop filter)，在系統完全匹配下或偏差下(no mismatch of offset)，能成功地壓制頻率振盪器(VCO)的雜訊，但我們將討論電路不理想性下，或是架 構下，仍有一個時間上，時脈誤差(∆)造成特定擾動(deterministic jitter)的產生，時脈誤差(∆)是比亂數 擾動(random jitter)來得低，當然控制時脈週期或是頻率可以是類比實現，或是數位方式。 鎖相電路(PLL)不管獨立於系統外或是嵌入晶片內，提供時脈用途，此法都已相當廣泛，但鎖相 電路(PLL)的相位雜訊(phase noise)和抖動(jiiter)，取決於許多變因，有振盪器(VCO)本身的相位雜 訊，相位比較器(PFD+CP)的電流不匹配，在這些種種的條件上，設計出一個頻寬夠壓抑頻率振盪器 (VCO)的雜訊是很基本的，但頻寬這個限制在環振盪器(ring oscillator)，比壓腔振盪器(LC Oscillator) 更有困難度，在此動機下選取延遲鎖相電路(MDLL)當倍頻器(clock multiplication unit)，將不受限於 以上條件，而能達到更好的相位雜訊(phase noise)和更低的抖動(jiiter)。整數延遲鎖相電路的開回路/ 閉回路增益與相位關係，由於重載的動作，使延遲線(delay line)無積分器 特性，延遲鎖相電路 (MDLL)之振盪器輸出時脈能被視為一個在參考週期下(TREF)的循環穩定隨機亂數過程

(cyclostationary random process)[ 4]，分析於附錄A-1中。

圖1- 4中延遲鎖相電路(MDLL)操作上是取代振盪器上第N個自振時脈，N為倍頻數，此特別處能 直接清除擾動累積 (jitter accumulation)[ 1][ 2]，或是壓制振盪器雜訊，這觀念和一階的鎖相電路(PLL) 一樣，且頻寬(BW)近似於參考頻率的1/4，能做到如此高的頻寬(BW)[ 12]，位比較器(PFD+CP)與回路 濾波器(loop filter)就能在壓制相位比較器(PFD referred noise)的雜訊，但代價是控制電壓(Vtune)在穩定 於一個錯誤的電壓下[ 4]，但頻率是正確的，此造成了特定擾動(deterministic jitter)的產生，而此一代 價要付出，參考訊號重載或是重整，造成時脈訊號(DL Clk)有特定擾動(deterministic jitter)的產生，其 是在輸出時脈有固定周期變化，在時脈訊號的頻譜上會有明顯突波的發生，這對於系統是不良的影 響，多少程度突波可由富里葉轉化(Fourier transform)可推得單位時脈誤差(¢)與突波大小的關係式， 如式(1- 3)。至於把此特定擾動(deterministic jitter)消除的方法將在後文提及。鎖相電路有包括其它會 影響突波量值的參數。詳細的參考突波(reference spur)的理論分析於附錄A-2中。

¢ w TDL£ 10Spur(dBc)=20 (

1- 3

)

在此， ¢為延遲鎖相電路之單位時脈誤差。 TDL為單位時脈時間長度。

Spur為突波於頻譜上的量值。

頻率合成器的抖動累積是隨迴路濾波器的設計，靜態抖動(static sensitivity jitter)在指數為基底下 的時間常數後達到一個穩定值(¾ss)[ 15]，如圖1- 4右上， 延遲鎖相電路(MDLL)，如有重載抖動(jitter reset)特性，在設計頻寬(BW)下，重載抖動(jitter reset)如能比頻率合成器的迴路頻寬快，抖動將比鎖 相電路(PLL)佳。 Vtune Ref Sel Mux Out 0 1

log ( T)

log T

Loop ss new

DL Clk

Sel

Ref

Accumulated jitter

Clean edge

from Ref

Last

Δ ≈ 0 Δ

f

offset

[Hz]

L

(f

)

[d

B

c

/H

z

]

圖 1- 4: 延遲線的靜態抖動 在此， ¾ss為鎖相電路(PLL)的靜態抖動穩定值 ¾new為延遲鎖相電路(MDLL)的靜態抖動平均值

[ 7]所使用的延遲線(delay line)與[ 1]不同在於雙端負載(differential loading)，另外避免在選擇訊號 (Sel)內，參考時脈(Ref )與延遲線內部波形不同，而造成抖動產生，故讓參考時脈(Ref )以兩個延遲單 元當緩衝(buffer)。時脈訊號(DL Clk)給選擇器(selector)的與給除頻器(divider)是分開的，可分擔負 載，延遲線(delay line)的級數對相位雜訊不是主要影響因素。 延遲鎖相電路(MDLL) [ 7]的選擇器(selector)如圖，時脈訊號(DL Clk)是分別地給選擇器(selector) 的與給除頻器(divider)的，其目地是使除頻訊號(Div)不受選擇訊號(Sel)的影響，選擇訊號(Sel)為非常 短暫是降低多工器(mux)的切換造成的影響，例如電荷注入(charge injection)。雖然串街多級，但對於 相位雜訊來說並不影響。除法器輸出上重定時單元(retiming stage)是為了能消去除法器時脈到輸出亞 穩態(metastability)，外加的重定時單元(retiming stage)是能使除法器輸出與EN訊號能作同步 (synchronize)，此般多模組的除法器與耗電低的設計是得用於除法器中，此外選擇器(selector)中EN訊 號，是單一路徑由Div2x產生能避免雙端(differential)間的時間差。

圖 1- 5: [ 7]所使用的延遲線(delay line)與延遲單元(delay cell)， [ 7]所使用的選擇器(selector) 在此， Sel為控制多工器 (MUX) 重載訊號作重載。

Out1，Out3為輸出給除頻器(divider)與選擇器(Select) 。

Refin為參考訊號(Ref)輸入給延遲線。

TuneF與TuneC分別為控制延遲線(delay line)輸出時脈周期長短。

正常操作下，選擇器(selector)運作如以下描述，如上圖右，在多工器(mux)切換給參考(Ref)前

Out3的負緣(falling edge)先送給除頻器(divider)產生Div，將起動具有reset的正反器(D filp-flop)，並允 許nand邏輯閘，產生選擇訊號(Sel)開啟。Out1訊號負緣(falling edge)是發生於參考訊號(Ref)之後，將 使選擇訊號(Sel)關上並使正反器reset好準備下一個週期的選擇訊號，Out1對於多工器(mux)扮演負責 觸發切換的訊號。並剛好在輸出Out訊號過渡中間是最好[ 3]，並能有夠的時間(time margin)讓選擇器 運作更順暢。[ 7]中選擇器(selector)都是以標準單元(standard cell)所構成。一是因為其時脈操作速度不 快，二是易移植化(portable)。

延遲鎖相電路(MDLL) [ 7]的特別處在於校正特定擾動的方式，利用時間位元轉換器(TDC)量取兩 輸出時脈的時間差，並就此減去，減去值輸出於晶片外部的系統(FPGA)，並輸入改善輸出時脈特定 擾動的大小，另外時間位元轉換器(TDC)的部份，[ 7]的為自我擾亂時間轉數碼的轉換器(a self-scrambling time-to-digital converter)增加自身的精準度，時間位元轉換器的電路架構是以被閘式環振盪 器(GRO，Gated Ring Oscillator)來量取時間，此提出的被閘式環振盪器比一般的時間位元轉換器優點 在於有一階雜訊整型(noise shapeing)效果，換言之為平均(average)以提生精準度，時間位元轉換器取 樣連續兩次時間(double sampling)就為錯誤差值，可回饋給外部的系統(FPGA)來作校正，此法使延遲 鎖相電路達到飛秒(femtoseconds)等級。 延遲鎖相電路(MDLL) [ 7]處理突波的方式雖然創新，並結合數位系統能達到不錯的效能，但整個 系統並未完全整合於單晶片上，失去延遲鎖相電路易與其它系統整合在單晶片的優點是相當可惜 的。 單一晶片上與其它系統整合的時脈倍頻器，其迴路濾波器的面積可能佔過大，延遲鎖相電路 (MDLL)在迴路濾波器改善方式，可用廣義阻抗變換器(GIC，general impedance converter)使電路中電 容變小[ 5]，回路濾波器中電容值變小有益於與其它系統，但廣義阻抗變換器可帶來更多的雜訊，故 透過其它頻率電壓增益，電流增益使此雜訊量作壓抑，且廣義阻抗變換器在雜訊轉移函數上為一高 通濾波器，在延遲鎖相電路(MDLL)中可被鎖相電路本身的閉回路作抑制，另外[ 5]中有一電流校正機 制(adaptive current tuning technique)來校正特定擾動(deterministic jitter)，並能補足廣義阻抗變換器 (GIC)的不足。

除了上敘所提延遲鎖相電路(MDLL)外，下表為我們整理2002到2010年，所有發表於文獻的倍頻 式延遲鎖相電路(MDLL)，自2002年史單福(standford)發明倍頻式延遲鎖相電路(MDLL)後共6篇，讓 延遲鎖相電路能成為未來單一晶片上時脈倍頻器(on chip clock multiplication)的一個不錯的選擇。

[ 1] [ 2] [ 3] [ 4] [ 5] [ 6]

Technology 0.18µm 0.18µm 0.18µm 90 nm 0.18µm 0.13µm Reference Frequency 250 MHz 64 MHz 8 MHz 40/60/80 MHz 30-106kHz 50 MHz

Frequency Range 0.9~2 GHz 0.9~2.9 GHz 0.15~0.2GHz 1 ~ 2 GHz 30-230 MHz 1.4~1.6 GHz Supply voltage 1.8V 1.8V 1.8V 1V 1.8V 1.8V Power consumption 12 mW 19.8 mW 16 mW 15.6mW 9mW N/A (offchip)

Deter. Jitter (p-p)

estimated from meas. Spur 7.06 ps 3.89 ps 1.80 ps 2.19ps N/A 0.76 ps

Random Jitter (rms)

From intergrated phase noise N/A N/A N/A N/A N/A

0.68 (1kHz ~40MHz) 1.62ps(rms) @ 2GHz 1.6ps(rms) @ 2.16 GHz N/A 1.2 ps(rms) @ 1.6 GHz 3ps(rms) @230M 0.93ps(rms) @ 1.6 GHz Overall Jitter _13.11ps(p-p) @ 2GHz 12.9ps(p-p) @ 2.16GHz N/A 13.1ps(p-p) @ 1.6GHz 98ps 11.1ps(p-p) @ 1.6GHz

N/A N/A -127dBc/Hz _{@ 10MHz} N/A N/A -127dBc/Hz _{@ 10MHz}

N/A N/A -122dBc/Hz _{@ 1MHz} -130dBc/Hz @ _1MHz N/A -125dBc/Hz _{@ 2MHz}

Phase Noise

N/A N/A -110dBc/Hz _{@ 0.1MHz} -125dBc/Hz @ _0.2MHz N/A -110dBc/Hz _{@ 0.1MHz}

Reference Spur -37 dBc -46.3 dBc -70 dBc -49.1 dBc N/A -58.3 dBc

Base 8 (Integer) 13~20 (Integer) 8 (Integer) 12~24 (Integer) > 1000 (Integer) 16~32 (Integer) 表 1: 近代倍頻式延遲鎖相電路(MDLL)的比較 把這個概念應用於壓腔振盪器(LC Oscillator)，那此架構稱為注入鎖定鎖相電路(ILPLL，Inject Lock PLL)，最近幾年注入鎖定鎖相電路出發點始於，一單晶片可能包含一個以上的壓腔振盪器(LC oscillator)，壓腔振盪器在同一晶片上會透過基板(subtract)，使其每個壓腔振盪器頻率會一樣(pulling effect)，這對於需求不同頻率進行運作的系統是有害的，注入鎖定鎖相電路概念就在於透過晶片外部 輸出方式，來使晶片內壓腔振盪器同步，以避開此現象(pulling effect)並達到更好的效能。如注入的 方式可說是和整倍數延遲鎖相電路一樣，取而代之是以脈衝訊號(Injpulse)注入壓腔振盪器，又可稱深 次共諧注入鎖定鎖相電路(sub-harmonic injection-locking)。 同理我們也整理2002到2010年，所有發表於文獻的注入鎖定鎖相電路(ILPLL)，如表二 [ 8] [ 9]

Technology

90nm CMOS

0.13µm CMOS

Reference Frequency

1 GHz

50 MHz

Frequency Range

20~20.05 GHz

3.2~4 GHz

Supply voltage

1V

1.8V

Power consumption

38+105 mW

28.6 (offchip)

Deterministic Jitter (p-p)

estimated from meas. Spur

*291 fs

211 fs

Random Jitter (rms)

From intergrated phase noise

N/A

134 fs

(1kHz ~40MHz)

85fs(rms) @ 20GHz 0.93ps(rms) @ 3.2 GHz

Overall Jitter

_{48fs(p-p) @ 20GHz 11.1ps(p-p) @ 3.2GHz} N/A -131dBc/Hz @ 10MHz -113dBc/Hz @ 1MHz -127dBc/Hz @ 1MHz

Phase Noise

N/A -121dBc/Hz @ 0.1MHz

Reference Spur

-55 dBc

-63.4 dBc

表 2: 近代注入鎖定鎖相電路(ILPLL)的比較

在不同的倍頻式延遲鎖相電路(MDLL)與注入鎖定鎖相電路(ILPLL)，可以用一個優質數(FOM， figure of merit)來比較，如式(1- 4)，頻率合成器(synthesizer)的優質數也是一樣定義。

F OM = 20 log±rms 1s + 10 log1mWP (1- 4) 在此， ±rms為時脈方均根抖動，而P為消耗功率。

P

o

w

e

r,

P

(W

)

圖 1- 6: 各晶片的優質數(FOM) 註 : 統計所有 ISSCC 與 JSSC 於 2000-2010 年的延遲鎖相電路(DLL)，與鎖相電路(PLL) 下圖為具體說明各晶片的優質數關係圖，水平軸為方均根抖動值(RMS Jitter)，垂直軸為功效消 耗(Power)，可知抖動越小功效消耗越少，越接近左下處為效能不錯的晶片，延遲鎖相電路(MDLL)與 注入鎖定鎖相電路(ILPLL)往往比環振盪器鎖相電路(Ring PLL)與壓腔振盪器鎖相電路(LC PLL)，在 方均根抖動值上來得好。其圖為統計2000到2010年，發表於國際固態電子電路會議(ISSCC)，與國際 固態電子電路期刊(JSSC)的延遲鎖相電路(DLL)與鎖相電路(PLL)，晶片的優質數來總結趨勢。 以上討論延遲鎖相電路(MDLL)的觀念和操作方式，其倍頻數是正整數，而為了使系統有更彈性 的應用，倍頻數為非整數(fractional-N)是更好的選擇，比較於單純整倍數的頻率合成器(integer-N synthesizer)，能有比較高的操作頻率解析度，而不用其他方法增加不必要的硬體和功率。非整倍數頻 率合成器能大抵可分成兩個集合，一為非整倍數頻率合成器(fractional-N synthesis)，合差調變非整倍 數頻率合成器(Σ∆ fractional-N synthesis)，在此我們選後者，其能有較低的量化誤差(quantization noise)。 合差調變非整倍數頻率合成器(Σ∆ fractional-N synthesizer)中，較受易見到的是以和差調變器 (sigma-delta modulator)來產生非整數，合差調變非整倍數頻率合成器(Σ∆ fractional-N synthesis)架構如 圖六，包括頻率控制系統(frequency control system)(以類比式可由相位頻率偵測器(PFD)，電流幫浦 (charge Pump)，迴路濾波器(loop filter) 所構成，以數位式可由相位量化器(PD Quainter)，數位式迴路

濾波器(Digital Loop Filter) 所構成)作於調整頻率振盪器之操作點，頻率振盪器(VCO)，可改變除數之 除頻器(divider，÷(N+F)，N為整數，F為小數)，與和差調變器(Σ∆)。以和差調變器改變除數達到平均 數，隨之量化誤差(quantization noise)就產生出來[ 16][ 17][ 18]，量化誤差主要反應於相位雜訊頻譜上高 頻的部份，我們能用微擾(dithering)的技巧來使量化誤差在頻譜上分散更平均，或採用高階的和差調 變器，這會使我們更慎重選用迴路濾波器，把相位雜訊頻譜上量化誤差作壓制。 圖 1- 7: 數位類比轉換器(DAC)來消除相位誤差(phase error)架構圖 一個非常高階的和差調變器用於相位選擇器[ 19]。其振盪器(VCO) 有多相位的輸生，更細的相位 可由相位內差(phase interpolation)產生，使其各相位平均地給除頻器(divider)，但誤差整型(noise shape) 下，迴路濾波器(loop filter)需多餘的極點(pole)，來壓抑其所用之高階的和差調變器的雜訊轉移函數 (NTF, noise transfer function)，另外，多相位輸出將用限制延遲(delay)來壓抑寬廣相位雜訊(broadband phase noise)。再來，是用數位類比轉換器(DAC)來消除相位誤差(phase error)，以壓低相位雜訊(phase noise)，此法與前的相位內差(phase interpolation)有因果上的關係，消除相位誤差(phase error)是在相位 比較器(PFD)後再處理[ 21]，但相位誤差(phase error)與數位類比轉換器(DAC)輸出必難與相同，這導 致外加的數位類比轉換器(DAC)得是高解析度才可，在[ 21][ 22]中，類似的方法其結果是把15dB雜訊 消除。除以上所提外，另有把相位所造成量化雜訊作消除，其是把和差調變器與數位類比轉換器 (DAC)一起運作，回授給相位比較器[ 22]。 圖 1- 8: 非整倍數延遲鎖相電路(fractional-N MDLL)

數下(Fout(t) = N:F ¢ Fref)，使用和差調變器來改變除頻器，產生平均數為小數解析度的行為，但這 並不能保證頻率振盪器(VCO)輸出時脈的相位是與參考時脈相位(Ref)是同步對齊，此般，和差調變器 對於一般的非整倍數頻率合成器(fractional-N synthesizer)只是一個產生非整倍數的分數般。換言之， 如何使和差調變器不僅能產生非整倍數的分數，也可使整體頻率合成器有產生非整倍數”相位”的功 能，如圖1- 8，是非整倍數延遲鎖相電路(fractional-N MDLL)與非整倍數鎖相電路(Fractional-N PLL) 最大的差別。 本次所預期的效能目標，參考頻率為20MHz，輸出頻率為350MHz-800MHz，分均根抖動(RMS jitter)在1微微秒(ps)以下，下表有各相位雜訊(phase noise)的預期目標，頻寬設定在1MHz左右，並能 以電路來驗證數學理論。 Technology 0.18 µm TSMC Ref Frequency 20 MHz Output Frequency 0.3-0.8GHz/ 1.4- 2.5GHz RMS Jiiter < 1ps FMDLL -120 @ 10 MHz -110 @ 1 MHz Ouptut Phase Noise

-100 @ 0.1 MHz RMDLL

-130 @ 10 MHz -120 @ 1 MHz Ouptut Phase Noise

-110 @ 0.1 MHz Output Spur as predicted by the theory

*PLL BW ' 1MHz 表 3: 所預期的效能目標

第二章

第二章

第二章

第二章,

,

,

, 架構

架構

架構

架構(Architecture)

除了傳統整倍數延遲鎖相電路(MDLL，Multiply Delay Lock Loop)，以下我們將舉兩種新型的延 遲鎖相電路，非整倍數延遲鎖相電路(FMDLL，Fractional-N Multiply Delay Lock Loop)和隨機重載型 延遲鎖相電路(RMDLL，Random Multiply Delay Lock Loop)，發展目地是非整倍數能有較高的解析 度，並能有延遲鎖相電路的重載抖動(jitter reset)優點，另外對於突波問題，我們採隨機式重載參考訊 號以分散參考訊號的重覆性，在頻譜上抑制突波(spur)產生。

2.1.

非整倍數延遲鎖相電路 (FMDLL)

承接上一章中，一個非整倍數延遲鎖相電路必需有非整倍數的相位平移器(phase shifter)，為能更 直接地實現一個非整倍數延遲鎖相電路，以下將說明之，以和差調變器為基礎的非整倍數頻率合成 器，訊號行為可舉例說明之，一個頻率合成器時脈訊號(DL Clk)與參考時脈(Ref)，是倍頻數為 4.0625(N= 4; F = 1=16)，其兩時脈相位欲為如下圖2- 1，舉一階和差調變器以簡單說明，過一參考 訊號週期，參考訊號對齊於時脈訊號1/16相位處，再一參考訊號週期，參考訊號對齊於時脈訊號(DL Clk)2/16相位處，此般，1=16，2=16，3=16，…，15=16，0，如來量化相位誤差(e(t))，。非整倍數延 遲鎖相電路如假設般，就可正確重載參考訊號，反之，就有相位偏差(phase offset)發生，對於輸出時 脈是不對的。 在動機中我們曾提到非整倍數頻率合成器中，以數位類比轉換器(DAC)來消除相位誤差(phase error)，以壓低相位雜訊(phase noise)，消除相位誤差(phase error)是在相位比較器(PFD)後再處理，其 可由圖知，其和差調變器為一階，也就是單純一累計器(accumulator)，並把累計器之補數訊號 (residue[k])經過一個重定時的數位類比轉換器，數位變成電流訊號，加於相位比較器的電流幫浦 後。但如和差調變器採用二階或更高階該如何實現，是非常困難，且數位類比轉換器(DAC)成電流訊 號的不匹配是很難掌握的。 我們一開始的想法為在非整數下比較參考訊號與除頻訊號，因此除頻器之除數隨著和差調變 器，相位比較器輸出之相位誤差(e(t))必有離散數位訊號("[k])般，能比較出相位大小，既為如此，則 如能用數位算出相位大小，藉此預算相位誤差的大小，如圖2- 1，當補數訊號(residue¤_{[k])為¡2=16} 時，表示下一週期，參考訊號(Ref)與除頻訊號(Div)差2=16個振盪器輸出時脈(DL Clk)長度，那由此提 供正確相位重載時機資訊，而此訊號我們稱為補數訊號(residue¤_{[k])，但補數訊號怎樣才能提供相位} 誤差資訊，可由和差調變器的進位訊號(carry[k])推算之，可如式(2- 1)，補數訊號(residue¤_{[k])會隨除} 頻數的小數部份逐步增加，並與和差調變器的進位訊號(carry[k])減少，可以下圖說明，也就是時脈 訊號(DL Clk)在第一個除頻周期下，補數訊號(residue¤_{[k])由上一個周期的 變為18=16，時脈訊} 號(DL Clk)與參考訊號(Ref)的相位誤差也跟此改變，參考訊號由原本的落後 個時脈訊號 (DL Clk)週期變成領先18=16個時脈訊號(DL Clk)週期。

residue¤_{[k ] = residue}¤_{[k ¡ 1 ] + F ¡ carry}¤_{[k ]}

(2- 1)

圖2- 1為非整倍數延遲鎖相電路(FMDLL)的各訊號行為圖。進位數訊號(carry[k])以一階以上和差 調變器輸出為例。灰色表示未有後校正(post correction)下的訊號表現。黑色則為有後校正下的訊號表 現。後校正將於後續說明。

圖 2- 1: 非整倍數延遲鎖相電路(FMDLL)的各訊號行為圖。 在此， DL Clk為時脈產生器 (delayLine)輸出時脈訊號。 Ref為參考訊號。 Div為時脈產生器 (delayLine)經除頻器(divider)輸出除頻訊號。 PFD error，e(t)為相位比較器輸出之相位誤差。 "[k]為相位誤差的取樣。 carry[k]為和差調變器的進位訊號。 residue[k]為補數訊號。

如何使補數訊號(residue¤_{[k])與相位誤差(e(t); "[k])做同步(synchronization)在此說明，由上敘，一}

般的和差調變器每次週期與非整輸輸入相減，經過一積分器(1=(1 ¡ z¡1_{))，得補數訊號(residue[k])，}

其補數訊號(residue[k])的平均值並未等於零，而有一平均偏差出現(DC offset)。補數訊號(residue¤_[k])

雖會隨除頻數的小數部份逐步增加，並與和差調變器的進位訊號(carry[k])減少，難避免有一偏差出 現(DC offset)，頻率合成器的在鎖定於固定的頻率下，相位比較器(PFD/CP)輸入除頻與參考訊號，輸 出相位誤差(e(t))的平均值為零，這樣與補數訊號(residue[k])的平均值不為零是矛盾的，故關於和差 調變器的架構需做修改，使其補數訊號(_X residue[k])的平均值等於零。 k residue[k ] = 0 _{(2- 2)} residue[k ]/"[k ] (2- 3) 和差調變器的架構需修改如圖2- 2，分成三個部份，用於改變除數的和差調變器 (§¢1)，計算相 位的累加器，回授路徑上補數之和差調變器 (§¢2)。把補數訊號(residue[k])經於一個路徑加於原和 差調變器(§¢1)的輸入即可，概念為使進位訊號(carry[k])提早或減慢步調，因進位訊號(carry[k])會改 變除頻器的除數，能直接相位比較器(PFD/CP)輸出相位誤差(e(t))，能透過適當的安排，必能使補數

訊號(residue[k])與相位誤差(e(t))作同步(synchronization)，以推算那一特定時間內能作重載，進位訊

號(carry[k])會因除頻器而延遲一周期再改變除數，那補數訊號(residue[k])也延遲一周期發生。原補 數訊號(residue[k])到原和差調變器的輸入的路徑，可加上一個和差調變器(§¢2)，有一個微擾 (dithering)的效果。 圖 2- 2: 和差調變器無平均偏差出現(DC offset)。 在此， PFD error，e(t)為相位比較器輸出之相位誤差。 "[k]為相位誤差的取樣，如電流幫浦電路輸出電荷量。 carry[k]為和差調變器的進位訊號。§¢1為 2rd，§¢2為 1st。 residue[k]為補數訊號。 §¢1為主要產生進位數(carry[k])之和差調變器，§¢2為回饋之和差調變器。

完整的訊號推演圖描繪出，就如圖2- 1般，使補數訊號(residue¤_{[k])與相位誤差(e(t); "[k])做同步} (synchronization)，當補數訊號(residue¤_{[k])為¡14=16時，參考訊號(Ref)領先 單位時脈週期，除} 頻訊號落後 單位時脈週期，這意味在非整倍數延遲鎖相電路(FMDLL)中參考訊號(Ref)可重載於 時脈訊號7=8(= 14=16)單位時脈週期處，如為4級延遲單元組成之環振盪器(ring oscillator)，其可產生 依序為Á0¡Á7各八個相位，當下參考訊號(Ref)可重載於時脈訊號 下，但矛盾地是，如果重載後， 時脈訊號由經過除頻器變成除頻訊號，會造成參考訊號(Ref)與參考訊號(Ref)相比於相位比較器，邏 輯上不可行的，所以必須要有一個機構能避免這個情況發生。 非整倍數延遲鎖相電路(FMDLL)中，其環振盪器(ring oscillator)，各級延遲單元輸出的時脈相 位，其運作的時脈相位佔一週期，如4級延遲單元組成，有八個相位時脈在運作，依序為Á0¡Á7各八 個相位，我們以Á0輸入給除頻器(Divider)來說，先Á0給除頻器運作在作參考訊號(Ref)重載， 周期 內，參考訊號(Ref)重載於 後一相位時脈訊號Á1，並不影響Á0，因為Á1已是運行中訊號，此因果關 係不可破壞，不可於參考訊號(Ref)重載後，下一個Á0周期再給除頻器運作。此般對於補數訊號 (residue[k])中，能作參考訊號(Ref)重載的時刻，為¡1=2 » 1=2，也就是在一個輸出時脈周期範圍 內。

ROM Table

residue[k]

enable

圖 2- 3: 頻率合成器上後校正(post correction)各訊號行為範例圖 在此， DL CLK為時脈產生器 (DelayLine)輸出時脈訊號。 Ref為參考訊號。

補數訊號(residue[k])來說，如果非整倍數延遲鎖相電路(FMDLL)之環振盪器(ring oscillator)，4級

延遲單元組成，產生依序為Á0¡Á7各八個相位時脈，則可有8個不同的機會作參考訊號(Ref)重載，補

數訊號(residue[k])為0時，可重載於相位Á0，補數訊號(residue[k])為1=8時，可重載於相位Á1，補數

訊號(residue[k])為¡1=8時，可重載於相位Á7，依此類推，以表來表示之關係，重載參考訊號(Ref) 的

時刻限制於¡1=2 » 1=2，所以在實現方面能用一個唯讀記憶體(ROM)方式，輸出訊號

RES0¡RES7，其一為開啟時，就為重載參考訊號(Ref)的重載時刻。

就圖 2-

3

_{，補數訊號(residue}[k])雖是¡14=16，參考訊號(Ref)對齊於時脈訊號(DL Clk) 下，但

卻不能作重載，實為相當可惜，因其只差對齊時脈訊號整倍數個，如能就對於補數訊號(residue[k]) 做修正，可把握每次重載的機會，意為如分數輸入(frac)為1=16，每2個週期除頻訊號，可重載於4級

延遲單元組成之環振盪器(ring oscillator)。

得跟著改變，如圖 2-

3

_{，在原補數訊號(residue}¤_{[k])為¡14=16時，把和差調變器的進位訊號}

(carry[k])作減1，則補數訊號(residue[k])由¡14=16變成2=16，範圍在允許內，唯讀記憶體(ROM)一輸

出RES1為高電位，因此除頻週期進位訊號(carry[k])作減1，故下一個除頻週期進位訊號(carry[k])作

加1，如式(2- 5)，依此類推其它情況，在原補數訊號(residue¤_{[k])為¡12=16，則補數訊號(residue[k])}

變為3=16，此般，此項機構能把補數訊號(residue[k])定位於¡1=2 » 1=2。

residue[k] =residue[k¡1] +F ¡carry[k] (2- 4) carry[k] =carry¤_{[k] ¡carry}

d1[k] +carryd1[k¡1] (2- 5)

以上討論能得到一個和差調變器的實現方式，如圖2- 2，一般的和差調變器每次週期與非整數輸 入相減(e(t))，經過一積分器(1=(1 ¡z¡1_{))，得未修正的補數訊號(residue}¤_{[k])，後接一後修正(post}

correction)機構，得修正的補數訊號(residue[k])，進位訊號(carry[k])輸出也得一併作修正，雖是在下 一週期作減1，但除了此外，也可在後續週期減1即可，這裡雖是以把進位訊號(carry[k])先加1使補數 訊號提前，但後續週期得把之前借用進位訊號在之後補回。 由上述，我們可提出之頻率合成器，和一般非整倍數鎖相電路(fractional-N PLL)差別在於多兩條 路徑於系統中，一為為參考訊號(Ref)重載於延遲線，二為提供正確相位重載時機資訊於延遲線下的 延遲線控制器(delayline controller)，其補數訊號(residue[k])與頻率振盪器相位是同步的，如圖2- 2右 側。 在此， U (z)和V (z)分別為輸入訊號與輸出進位數訊號之轉移函數。 ST F1(z)和 NT F1(z)為§¢1之 訊 號 轉 移 函 數 (Signal Transfer

Function)與雜訊轉移函數(Noise Transfer Function)。

ST F2(z)和 NT F2(z)為§¢2之 訊 號 轉 移 函 數 (Signal Transfer

Function)與雜訊轉移函數(Noise Transfer Function)。

ROM T able為產生給延遲線作重載訊號(RES0¡ RES7)用。

Im a g e 圖 2- 4: 所提出之和差調變器架構(Σ∆)的雜訊轉移函數與訊號轉移函數。 由上推論我們改進的和差調變器(§¢)，如下圖，分成三個部份，用於改變除數的和差調變器 (§¢)，計算相位的累加器，回授路徑上補數之和差調變器 (§¢2) 。特點在於，加於用於改變除數的 和差調變器之輸入的回授路徑，使補數訊號(residue[k])能用於避免相位偏差，以推算那一特定時間 內能作重載。改進的和差調變器，除了階數提高外，另有把能作雜訊抵消(Noise Cancelation)的功 能，如圖2- 4。整體轉移函數為如下，式(2- 6)。

V (z) = ST F1(z) + 1 1¡z¡1¢ ST F1(z) ¢ ST F2(z) 1 + _1¡z1¡1¢ ST F1(z) ¢ ST F2(z) ¢ U (z) + N T F1(z) 1 +_1¡z1¡1ST F1(z)ST F2(z) ¢ E1(z) + ST F1(z) ¢ N T F2(z) 1 +_1¡z1¡1ST F1(z)ST F2(z) ¢ E2(z) (2- 6) 而ST F1(z)與ST F2(z)為二者之訊號轉移函數，N T F1(z)與N T F2(z)為二者之量化雜訊轉移函 數，代換如下，和差調變器(§¢1)使用2階的MASH 1-1，回授路徑上和差調變器 ( ) 使用1階的 MASH 1，則式(2- 6)將變成如下式(2- 7)，可由ST F2(z)來調整體轉移函數極點位置。 ! V (z ) = U(z ) + NT F1(z ) 1 +ST F2(z ) 1¡z¡1 ¢ E1(z ) + N T F2(z ) 1 + ST F2(z ) 1¡z¡1 ¢ E2(z ) (2- 7) 改進的和差調變器，回授路徑上補數之和差調變器(§¢2)，避免相位偏差加於和差調變器(§¢1) 輸入端，這舉動牽涉到雜訊轉移函數的穩定度，我們取ST F2(z)小於1以避免不穩定，根軌跡圖如 下，當ST F2(z)大於1時，根座落於單位圓外，有可能發生不穩定。

此外，我們又增加後校正機制(post correction)於補數訊號(residue[k])，其和差調變器的進位訊號

(carry[k])輸出也得跟著改變，在原補數訊號(residue¤_{[k])為¡14=16時，把和差調變器的進位訊號}

(carry[k])作減1，則補數訊號(residue[k])由¡14=16變成2=16，這使已於同步振盪器輸出相位

(VCO/DL phase)，可在當除頻週期下重載的動作。後校正機制(post correction)的電路可以簡單的排線 選擇與一個加法器就實現。

2.1.1.

雜訊模型(Noise Model)

非整倍數延遲鎖相電路(FMDLL，Fractional-N MDLL)的一般形式，可由廣為人知到非整數鎖相 電路(Fractional-N PLL)討論起，如式(2- 8)，一般的頻率合成器不枉是輸出頻率為其N+F倍於參考時 脈的時脈訊號，N為正整數部份，F為小數部份，小數部份就能介紹出量化雜訊(quantization noise)， 其因是多模組式除數器(multi-modulus divider)，除數可調整藉由和差調變器，假設整數部份為4，小 數部份為1=16 = 0:0625，除數就{4，4，4，4，…，4，4，5}，平均上就如所預期為4.0625，此般可 知，當頻率合成器之除數如達到所謂平均值(average)，但反應於相位誤差器(PFD)上相位誤差 (instantaneous phase error)，會有累計的行為，相位誤差的量值是可以連續時間的訊號(e[k])表示之，

如能轉換成離散時間的序列("[k])，一階和差調變器，或單純地稱為累加器，與高階和差調變器，離 散時間上相位誤差("[k])行為圖。 Fout _{= (N+F)£ Fref} (2- 8) 量化雜訊(quantization noise)會影響頻率合成器的雜訊表現，另外量化雜訊是以時間周期，約參 考時脈周期(= 1: =Fref)來取樣，又以周期般重覆出現，此般對於頻譜上有突波的產生，量值如式(2- 9)。一個不錯的非整倍數頻率合成器(Σ∆ fractional-N synthesizer)，會設計其雜訊表現中量化雜訊比相 位比較器(PFD)和振盪器(VCO)的雜訊來得小，量化雜訊在相位雜訊頻譜上佔很大的成份，有時往往 振盪器(VCO)的雜訊並不主要影響頻率合成器整體的相位雜訊(phase noise)，量化雜訊明顯是對於整 體的相位雜訊是有差異的，如圖2- 6，雖有1 MHz頻寬，量化雜訊卻佔很大的比例，反之，雖有500 kHz頻寬，量化雜訊似乎不怎麼重要。 Fspur = (0:F )£ Fref (2- 9) 在本文中，由我們使用的和差調變器，和差調變器(§¢1)使用2階的MASH 1-1，回授路徑上和差 調變器(§¢2) 使用1階的MASH 1，雜訊轉移函數能有提升一階的效果，並能由ST F2(z)來調整體轉

移函數極點位置。回授路徑上和差調變器(§¢2)，有對於相位比較器(PFD)的相位誤差有補償的效

果，補數訊號(residue[k])，不僅能反應給重載控制器(reload controller)，而能進而改變和差調變器

(§¢1)，如式(2- 9)。

目地是為了分析整體的雜訊頻譜，首先把不同的雜訊來源分開討論，然後就此特性導出頻譜功 率(spectral noise density)，最後在頻譜上加總各別的相位雜訊頻譜功率，此般能討論那一個部份對於 相位雜訊是主要的，其能有系統地分析相位雜訊(phase noise)，在此之前，我們先導出頻率合成器的 開回路(open-loop)和閉回路(closed-loop)，包括非整倍數延遲鎖相電路(FMDLL)與非整倍數鎖相電路 (FPLL)，如式(2- 10)，(2- 11)，(2- 12)。 Af pll(f ) = ® 2¼¢ Icp¢ H(f )¢ KV j¢ f ¢ 1 Nnom (2- 10) Af mdll(f ) = ® 2¼¢ Icp¢ H(f ) " 1 ¡ z¡M 1 ¡ z¡1 + 1 X i=M ¡ (1 ¡ ¯ ) ¢ z¡1 ¢i # jz!s¢ KV Nnom (2- 11)

開回路(open-loop)來說，鎖相電路(FPLL)的時脈供應源為雜訊模型1=jf，與延遲鎖相電路 (FMDLL)的為離散時間(1 ¡ z¡M_{)=(1 ¡ z}¡1_{)，這二者的差異將於後者說明。} G(f ) = A(f ) 1 + A(f ); (G(f ) ! 1; f ! 0 ) ; (G(f ) ! 0; f ! 1 ) (2- 12) 開回路(open-loop，Af pll(f )，Af mdll(f ))顯然有一個無限的直流增益(DC gain)，則閉回路 (closed-loop，G(f ))在頻率為0下閉回路為1，(G(f ) ! 1; f ! 0)，和閉回路在頻率為無限大下閉回 路為0，(G(f ) ! 0; f ! 1)。 圖 2- 5: 非整數頻率合成器之系統函數 一個基本分析非整數頻率合成器的模型，有幾個參數是必要的，輸入的參考時脈周期，或是參 考時脈頻率，電流幫浦的電流大小(Icp)，迴路濾波器(loop filter)的轉移函數(H(f ))，時脈供應源 (VCO/delayline)的頻率增益(KV CO=KDL)，和除頻數值(Nnom)，一般來說雜訊可分以下來源，參考時

脈導入(reference noise)，相位比較器與電流幫浦(PFD/Charge Pump)不匹配，時脈供應源

(VCO/delayline)，和差調變器的量化雜訊(quantization noise)，與除頻器(divider)自身的雜訊，由可知 雜訊來源有兩大分類，一為本身雜訊(intrinsic noise) 一為量化雜訊(quantization noise)，設計一非整數 頻率合成器的系統函數通常就是在以上三者取一個較不錯的系統函數。

相位比較器(PFD)與相位雜訊(e(t))，與電流幫浦充放電不匹配(Q"(t); "[k])
參考時脈雜訊(Áref[k])
和差調變器的量化雜訊，除數的變化(n[k])
頻率合成器之振盪器或是延遲線的相位雜訊(Ávco=dl[k]) 參考時脈雜訊是由外接20 MHz的參考時脈供應器產生，及晶片內參考時脈路徑上的單端轉雙端 的電路，雜訊分析可類似於頻率合成器之振盪器的部份，可如圖，並把連續訊號(CT，continuous time) 頻譜功率(SÁoutref(f ))，轉成離散時間上的頻譜功率，須乘上一變數 ，得式(2- 13)。

SÁoutref(f ) = jT ¢ Nnom¢ G(f )j

2

µ₁ T

¶2

¢ Sref(f ) = jNnom¢ G(f )j2¢ Sref(f ) (2- 13)

頻譜功率(SÁoutref(f ))可由外接參考時脈供應器的操作手冊(data sheet)上得知，或把單端轉雙端 的電路在模擬器上得知，這指出把頻帶內(inband) ，參考時脈的雜訊比需夠低。 相位比較器所供獻的雜訊功率，一般而言，如頻率合成器是以壓腔振盪器(LC oscillator)當時脈供 應源的話，整體的雜訊頻譜往往在低頻處是由相位比較器所供獻的雜訊為主要，如式(2- 14)，而從參 考時脈或是重定(re-timed)時的除頻時脈在雜訊分析上並不重要， SÁoutj°(f ) = 1 T ¢ jT ¢ Nnom¢ G(f )j 2_¢ ¯ ¯ ¯ ¯ 2¼ T ¯ ¯ ¯ ¯ 2 °2 _{(2- 14)} 比較起和差調變器能有量化雜訊除頻時脈在雜訊分析上不重要的原因是過小的。 另外假設電流幫浦(charge pump)的充放電的雜訊貢獻是約略一樣的。通常充放電流量值不可過 小。否則與雜訊相對起來。雜訊佔比例會很顯著。 S_Á outji2n(f ) = i 2 cpn µ 2¼ ¢ Nnom Icp ¶2 jG(f )j2 (2- 15) d B c/ H z S p u rs (d B c) d B c/ H z S p u rs ( d B c) BW 1 MHz fp, fz (fp / fz = 1/20) 1.36 MHz 40 kHz σrms(rms-jitter) 41.06ps BW 0.1 MHz fp, fz (fp / fz = 1/20) 0.136 MHz 4 kHz σrms(rms-jitter) 1.93ps 圖 2- 6: 量化雜訊(quantization noise)在不同頻寬下的相位雜訊圖

以電流幫浦(charge pump)來說，如果採用環振盪器(ring oscillator)，雜訊並不常在回路濾波器 (loop filter)上發生影響，而是以環振盪器當主要供獻。量化雜訊(quantization noise)發生於多模組式除 數器(multi-modulus divider)輸入的和差調變器，量化雜訊量值由和差調變器的階數來決定。本文的和 差調變器能有量化雜訊壓抑(quantization noise cancellation)的效果，故可等同於使雜訊轉移函數提升

階數，另外[ 17]位類比轉換器(DAC)降低有量化雜訊，於下式中雜訊轉移函數(NT F (f))，本文中的式 (2- 7)可代入式(2- 16)以一般來作比較。 SÁoutjn(f ) = T j2¼ ¢ G(f )j2 ¯ ¯ ¯ ¯ e ¡2¼j!fref 1 ¡ e¡2¼j!fref ¯ ¯ ¯ ¯ 2 jN T F (f)j2¢ 1 12 (2- 16) 最後是分析時脈供應源(VCO/delayline)的雜訊大小，在式(2- 16)中，時脈供應源的相位雜訊對於 整體是一簡單的高通濾波器(high pass filter)，時脈供應源輸入控制電壓(Vctrl)，以改變時脈供應源的頻 率，但在整體頻率合成器中是以相位為主，如以一般鎖相電路為例，是以積分器(integrator)角度看 之。 SÁoutjvco(f ) = j1 ¡ G(f )j 2_{¢ S} Ávco(f) (2- 17) 分析上，是在時脈供應源的輸入端加入白色雜訊(white noise)，經一積分器後，產生-20dB/decade 的效果，等同於單一極點的斜率(single-pole slope)，此般在行為模擬上，可在時脈供應源的輸入加一 亂數產生器，並隨亂數產生器的增益模擬時脈供應源反應於整體頻率合成器所供獻的雜訊功率。 在設計相位雜訊頻譜時考慮系統函數時上，延遲鎖相電路(MDLL)與鎖相電路(PLL)有很大的不 同，在於一者有作參考訊號的重載動作(replace the rotating edge of its ring oscillator with the clean reference edge)於時脈訊號上，直觀來說，使時脈供應源的雜訊模型1=s變成離散時間 (1 ¡ zM_{)=(1 ¡ z}¡1_{)，中不需要額外的零點使系統穩定，參考時脈訊號重整的時脈訊號相位雜訊隨和} 差調變器的解析度而增加，最後相位雜訊的情況會和鎖相電路一樣，頻帶內的一雜訊源將由參考時 脈的雜訊為主要供獻，設計迴路濾波器(loop filter)能以考慮和差調變器的量化雜訊為主。另外多了參 考時脈雜訊經一下數取樣器(down sampling)加於輸出端。 延遲鎖相電路(MDLL)之振盪器輸出時脈能被視為一個在參考週期下(Tref)的循環穩定隨機亂數

過程(cyclostationary random process)，參考週期(Tref)下參考時脈能進入延遲線作重載，此作法的循環

穩定過程之能量功率譜密度(PSD of a cyclostationary)是在一個週期下以平均其能量功率譜密度得之。 這樣算法對於沒有作參考時脈重載的情況是適當的，可想之頻譜分析沒有必要對參考週期做同步或 是周期一樣，所以我們得重新分析此情況。在此，輸出時脈的相位變化函數(¢Á(t; T ))能被寫成頻率 變化(¢f)與一脈衝響應h(t; T),0 · T · Tref的卷積(convolution) [ 4-12]， ¢Á(t; T ) = 2¼ ¢R_¡11 ¢f (¿ ) ¢ h(t ¡ ¿; T ) d¿ (2- 18) 脈衝響應h(t; T )作用在於能用富利葉轉換得到頻譜(H(j!))，並用於延遲線於整體系統函數的雜 訊表現。T指脈衝響應h(t; T )為有限周期下的行為。如式(2- 18)， SÁoutjvco(f ) = jH(f )j 2_{¢ j1 ¡ G(f )j}2_{¢ S} Ávco(f) (2- 19) 但延遲鎖相電路(MDLL)的開回路/閉回路增益與相位關係，由於重載的動作，使延遲線(delay line)無積分器特性。以下圖2- 7來說明。鎖相電路(PLL)是以積分器(integrator)來看之。原因為其脈衝 響應h(t; T )為一常數。頻譜上1=j!表現是積分器。延遲鎖相電路(MDLL)的脈衝響應h(t; T )為步階響

應(unit step response)。頻譜上由1=j!變為sinc函數。或者如把延遲鎖相電路(MDLL)的脈衝響應h(t; T )

取Tref到無限大。會逼近於1=j!。是相當合理的。 lim Tref!1 e¡j¢!¢12¢Tref_¢ sin³! ¢ Tref 2 ´ ! ¢ Tref 2 = 1 j!

圖 2- 7: 鎖相電路與延遲鎖相電路之脈衝響應。 在參考時脈重載完全打斷擾動累積其強度參數，可定義一重載強度(¯)，其為0 -1之間，代表外部 訊號重載影響延遲線運行訊號的強度，換言之，積分強度(®)，® = 1 ¡ ¯。，其¯ = 0 (® = 1)，反 之，參考時脈對於延遲線根本無影響，其¯ = 1 (® = 0)，也就是說重載參考時脈對於延遲線能清除 上一周期與本周期的相關性。在非整倍數延遲鎖相電路中，參考訊號不一定會每一個除頻周期就重 載一次，故在此介紹一和小數除頻數有關的參數，M，例如倍頻數為4.0625(N=4，F=1/16)以簡單說 明，過一參考訊號週期，參考訊號對齊於時脈訊號1/16相位處，再一參考訊號週期，參考訊號對齊於 時脈訊號(DL Clk)2/16相位處，此般，1/16，2/16，3/16，…，15/16，0，在可正確重載參考訊號條件 下，參考訊號重載影響延遲線運行訊號是每隔16個除頻週期的，M = 16。 h(t; T ) = u(t) ¡ u(t ¡ T )

+PM¡1_i=1 fu[t ¡ T ¡ (i ¡ 1) ¢ Tref] ¡ u[t ¡ T ¡ i ¢ Tref]g

+P1_i=M(1 ¡ ¯)n_{¢ fu[t ¡ T ¡ (i ¡ 1) ¢ T}

ref] ¡ u[t ¡ T ¡ i ¢ Tref]g

(2- 20)

頻率變化與一脈衝響應可如式(2- 20)，前半部為兩參考訊號重載間的步階響應，後半部為因為強 度參數( )引出的與過去相關的步階響應，下取樣(downsampling)的觀念可以等同於以上，換句話說， 倍頻數不同可能有不同的系統函數表現，整倍數的情況，M = 1。

在上述連續時間(continuous time)的相位雜訊方面，可以用離散時間(discrete time)的模型來推算量 值，以圖2- 8為例，一個整倍數延遲鎖相電路(MDLL)，對於時脈訊號，其中延遲線對於時脈訊號貢 獻的雜訊量累積，或言之錯誤累積(time error accumulation)，可假設成一個高斯常態分佈，其標準差 為σ，由於延遲線中時脈訊號經過延遲線造成時脈的傳遞，每次周期延遲線造成之雜訊量可假設為向 量獨立(independent vector)的，所以高斯分佈標準差在數學上，能有做相加的充分必要條件的性質， 相加後作迴旋積分(convulsion)，得自相關函數(autocorrelation function)，以離散時間富利葉轉換 (DTFT，discrete time Fourier transform)，其可得在頻譜上多少相位雜訊[ 33]。

T(t) (Time) ... ... 0 1 2 3 N-1N 0 1 2 3 N-1N 0 1 2 ... ... DL Clk ... ... Time Error Variance Ref TDL j i

圖 2- 8: 時脈時間錯誤累積(clock time error accumulation)

假設各週期時間誤差量(time error variance)是互相獨立的，為高斯分佈且標準差為¾，以一個傳統

整倍數延遲鎖相電路來說，如圖2- 8， E[yij] = 0; E[yij2] = ¾2 _{(2- 21)} 我們在此假設，X(n ¢ eT )能由時間誤差量的隨機過程得到，先假設重載參考訊號時，時間誤差量 被清除為零，經過第一個周期，也就是一個延遲線時脈(DL Clk)產生，X(1 ¢ eT ) = y11，同理i和j周期 的間的隨機過程，yij，第二周期時脈產生時，X(2 ¢ eT ) = y11+y21，第三周期時脈產生時， X(3 ¢ eT ) = y11+y21+y31，…，是由前面週期所累積而成，如式(2- 22)， X(n ¢ eT ) = n X i=1 yi1 (2- 22) 以整倍數延遲鎖相電路來說，參考訊號在倍頻數N週期作重載，例如N為4，X(4¢T ) = 0e ，隨之 又經過延遲線產生一個周期時脈，X(5¢T ) = ye 12，依序， X(6¢T ) = ye 12+ y22，諸如此類，如式(2- 22)。 X(n¢T ; j)e = n¡(j¡1)¢N_X i=1 yij (2- 23)

接續討論時間誤差量的功率密度頻譜(power spectral density)，藉能找到自相關函數 (autocorrelation function)，如式(2- 23)，再使用富里葉轉換， RXX[¿ ] = E[X(n eT )¢X(n eT ¡¿ )] (2- 24) 以¿ = 0來說，自相關函數等於時間誤差量累積的標準差，RXX(¿ )，以倍頻數為4於當例子， RXX(0) = E h X(n eT )¢ X(n eT )i= 1 4 ¡ 0 + ¾ + 2¾2+ 3¾2¢= 6 4¢ ¾ 2 RXX(1) = E h X(n eT )¢ X((n ¡ 1) eT )i=1 4 ¡ 0 + ¾ + 2¾2+ 0¢=3 4¢ ¾ 2 RXX(2) = E h X(n eT ) ¢ X((n ¡ 2) eT )i=1 4(0 + ¾ + 0 + 0) = 1 4¢ ¾ 2

圖 2- 9: 倍頻數為 4 之自相關函數(autocorrelation function)

一個較廣義的自相關函數，如式(2- 25)，接以離散時間富利葉轉換(DTFT，Discrete Time Fourier Transform)得到功率密度頻譜函數，如式(2- 26)，以上敘例子，見圖2- 9， RXX(¿ ) = 1 N ¢ N ¡2_X k=¡(N ¡2) " ±(¿ ¡ k) ¢ N ¡¿ ¡1_X l=1 l ¢ ¾2 # (2- 25) 離散時間富利葉轉換，其中Ω為單位徑度(unit of radians)， SX(e¡j¢Ð) = 1 X n=¡1 8 < : 1 N ¢ N¡2_X k=¡(N¡2) " ±(¿ ¡ k) ¢ N ¡¿ ¡1_X l=1 l ¢ ¾2 #9₌ ;¢ e ¡jТn (2- 26) 以上敘倍頻數為4於當例子，則功率密度頻譜函數如下式。以上討論能以圖2- 10作總結，式(2- 26)功率密度頻譜函數，如下圖右下， 圖 2- 10: 自相關函數(autocorrelation function)。