捉聚步驟對於鎳含量之影響

第三章利用非晶矽薄膜經由接觸窗捉聚之薄膜電晶體元件的漏電流與可

3.4.1 捉聚步驟對於鎳含量之影響

從 0.1V 到 5.1V、Vg 從-10V 到 30V、Vs 則為 0V，並在量測過程中，觀測 Id、Ig、

Is 的結果。Id-Vd curve 的量測環境溫度只在常溫 25℃下，量測範圍 Vg 及 Vs 均為 0V、Vd 從 0V 到 50V，在量測過程中，觀測 Id、Ig、Is 的結果。

2. 在施加偏壓及溫度效應的不穩定性(Bias temperature instabilty)檢測方面，量測環境溫度在 100℃下，先選定合適的施加電壓來加速其反應，施加電壓為 Vg 為 70V、Vd 及 Vs 均為 0V，並對元件加壓長達 1000 秒的時間，在加壓其間，同時觀測 Id-Vg curve 來檢視元件的劣化效應。

3. 在熱載子效應(Hot carriers effect)檢測方面，量測環境溫度在常溫 25℃下，先選定合適的施加電壓來加速熱載子效應，施加電壓為 Vd 為 30V、Vg 為 15V、Vs 為 0V，

並對元件加壓長達 1000 秒的時間，在加壓其間，同時觀測 Id-Vg curve 來檢視元件的劣化效應。

3.4 結果與討論

3.4.1 捉聚步驟對於鎳含量之影響

圖 3-3 為上層捉聚層的 OM 觀察。圖 3-3(a)為捉聚前，圖 3-3(b)為經過 550℃6 小時捉聚後。在圖 3-3(b)深色區域為非晶矽而接觸窗周圍淺色部份為 NILC 的複晶矽區域。

我們可由圖 3-4 的 SEM 觀察看出上層捉聚層在經過 550℃ 6 小時的退火之後，確實產生了 NILC 的針狀結晶。這針狀 NILC 結晶的生成是由於底下主動層中所殘留的鎳透過接觸窗而擴散至上層的非晶矽捉聚層，而使得非晶矽與鎳反應生成 NILC 的結晶。

圖 3-3 上層捉聚層的 OM 觀察 (a)為捉聚前 (b)為經過 550℃6 小時捉聚後

圖 3-4 上層捉聚層經 550℃6 小時退火之後的 SEM 觀察

鎳原子藉由濃度梯度效應擴散至上層的捉聚層。其擴散路徑如圖 3-5 所示可分成兩階段，第一階段為鎳原子在 NILC 複晶矽中擴散至接觸窗，第二階段為由接觸窗藉由 NILC 反應往前擴散，擴散速率由較慢的步驟所決定。550℃下鎳在結晶矽中的擴散係數為 2.67x10^-6cm²/s[45]，則鎳原子從主動層中心通過 NILC 複晶矽中擴散至接觸窗的時間可由l= Dt 來計算得到，t=3 秒，只需 3 秒鎳原子便能擴散至接觸窗，而第一階段的擴散速率約為 10µm/s，而第二階段鎳原子的擴散速率也就是 NILC 的成長速率，約為 0.002 µm/s，因此鎳原子藉由濃度梯度效應擴散至上層的捉聚層的速率控制步驟為 NILC 的成長速率。

圖 3-5 鎳擴散路徑示意圖

3.4.2 薄膜電晶體效能之比較

圖 3-6 為兩組元件汲極電流對閘極電壓曲線(Id-Vg curve)，元件尺寸為 W=15μm、L

＝10μm，表 3-1 為兩組試片所製備之元件電性上的比較。電子遷移率(Mobility)、次臨界斜率(Subthreshold Slope)及臨界電壓(Threshold Voltage)是在操作電壓（Vd=0.1Ｖ）的狀態下做量測，而開/關電流比(On Off ratio)和最小電流/通道寛度 (Minimun leakage current/channel width)是在 Vd=5Ｖ的狀態下量測，另外還有晶界捕捉缺陷濃度(Grain boundary trap density) N_t的比較。其中電子遷移率由公式(3-1)導出：

𝜇𝜇_{𝑓𝑓𝑓𝑓} =_𝑊𝑊^𝐿𝐿 ×_𝐶𝐶 ^𝑔𝑔^𝑚𝑚

𝑜𝑜𝑜𝑜𝑜𝑜𝑜𝑜𝑓𝑓‧_{𝑉𝑉𝑜𝑜} (3-1)

1. μfe 為電子遷移率， L 為通道長度， W 為通道寬度， g_m 為轉移電導 (Transconductance)，Coxide為閘極氧化層電容，Vd 為操作電壓。

2. 次臨界斜率則是以 Id-Vg 特性曲線之斜率的倒數決定。

NILC-TFTs Vgid Curve (L/W=10um/15um)

Drain Current (A)

Gate Voltage (V)

NILC w/i SD GETR NILC w/o SD GETR(ref.)

表 3-1 NILC TFT 與 SD GETR TFT 之元件電性效能的比較

3.4.3 薄膜電晶體漏電流來源之探討

從薄膜電晶體漏電流可能的來源，透過電性的量測及分析的手法，來進行釐清與討論。其漏電流路徑的機制已在第一章節說明，可分為四大部份。(1)閘極氧化層漏電流 (Gate oxide leakage)。(2)閘極引發汲極漏電流(Gate induced drain leakage)。(3)接面漏電流 (Junction leakage)。(4)通道漏電流(Channel leakage)。將在其下進行一一檢視及探討。

1. 閘極氧化層漏電流(Gate oxide leakage)

如圖 3-7 閘極漏電流的比較曲線圖所示，元件尺寸為 W=15μm、L＝10μm。兩組的元件的汲極電流(Id)完全等於源極電流(Is)，而且伴隨著的閘極電流相當的小，幾乎是機台背景的雜訊值。由此可以說明漏電流應該來自上述的其餘三個原因。

圖 3-7 閘極漏電流比較曲線圖

Device Parameters Unit NILC w/o SD GETR(ref.) NILC w/i SD GETR Characteristic improved

Filed-effect mobility μfe cm²/V.s 45.7 66.2 ↑45%

Subthreshold slope S.S V/dec 1.9 1.3 ↓0.6

Threshold volatge Vth V 6.4 4.4 ↓2

On/Off current ratio Ion/Ioff 10⁶ 2.53 6.01 ↑138%

Minimum off current Ioff.min 10^-12A/um 65 52.9 ↓19%

Trape-state density N_t 10¹¹/cm² 7.45 5.04 ↓2.41

-10 0 10 20 30

NILC w/i SD GETR NILC w/o SD GETR(ref.)

Id -Is Ig

C ur ren t ( A )

Gate Volatge (V)

-10 0 10 20 30

(Vd=5.1V)

NILC-TFTs IV Curve (L/W=10um/15um)

Id -Is Ig

2. 閘極引發汲極漏電流(Gate induced drain leakage)

將不同通道長度元件的特性曲線圖，重疊在一張圖上，通道長度分別為 2um/3um/5um/7um/10um/15um/20um，汲極量測電壓包含了 0.1V 與 5.1V，如圖 3-8 閘極引發汲極漏電流比較曲線圖所示。其中漏電流差值(dIoff)，是在 Vg=-10V、Vd=0.1V 與 Vd=5V 下，汲極電流的差值。最小漏電流(Ioff.min)，則為在 Vd=5.1V 下，汲極電流的最小值。

隨著閘極電壓不斷地往負電壓增加時，可以觀察到在不同通道長度的汲極電流會逐漸收斂在一起，如圖 3-9 所示，其值與通道長度無關，因此可以判定在這個區域的漏電流來自閘極引發汲極漏電流(Gate induced drain leakage)機制。而最小漏電流(Ioff.min)的比較圖，如圖 3-10，與通道長度呈現一定比例關係，通道長度愈短漏電流愈大，其漏電 from left to right

NILC w/i SD GETR NILC w/o SD GETR(ref.)

Vd=5.1V Vd=0.1V

D rai n C ur ren t ( A )

Gate Volatge (V)

-10 0 10 20 30

Lg=2/3/5/7/10/15/20um from left to right

Vd=5.1V Vd=0.1V

NILC-TFTs Vgid Curve (L/W=Varied/15um)

圖 3-9 漏電流差值(dIoff)比較圖

圖 3-10 最小漏電流(Ioff.min)比較圖

3. 接面漏電流 (Junction leakage)

主要利用活化能(Ea)在固定汲極電壓差下，來檢視及比較接面漏電流的大小。活化能值的計算來自於在不同溫度下最小漏電流的變化，如公式(3-3)決定。

𝐼𝐼𝑜𝑜𝑓𝑓𝑓𝑓 = 𝐼𝐼0× 𝑓𝑓𝑜𝑜𝑒𝑒 �−_{𝐾𝐾𝐾𝐾}^{𝐸𝐸𝐸𝐸}� (3-3) 將不同閘極電壓下的活化能計算出來，並對固定汲極電壓差下的活化能差值(dEa) 也一併算出，如圖 3-11 所示。在觀測負閘極電壓下的活化能差值時，可以發現 SD GETR TFT 有較高的活化能差值，因此說明了其有較佳的接面漏電流抑制能力，即相對的接面漏電流值較小。

0 2 4 6 8 10 12 14 16 18 20 22

10^-11 10^-10 10^-9 10^-8

NILC-TFTs dIoff Curve (L/W=Varied/15um)

Delta Drain Off Current (A)

Channel Length (um)

NILC w/o SD GETR(ref.) NILC w/i SD GETR

0 2 4 6 8 10 12 14 16 18 20 22

10^-11 10^-10 10^-9 10^-8

NILC-TFTs Ioff.min Curve (L/W=Varied/15um)

Minimum Drain Off Current (A)

Channel Length (um)

NILC w/o SD GETR(ref.) NILC w/i SD GETR

圖 3-11 活化能及其差值比較圖 4. 通道漏電流(Channel leakage)

通道漏電流可分成三個部份，主要來自(1)通道電場擊穿效應；(2)汲極施加電壓引發晶格能障下降，而產生漏電流增加；(3)金屬殘留所產生的漏電流路徑。

通道電場擊穿效應將由幾個參數來檢視，首先為觀察通道擊穿電壓在不同的通道長度下的值，如圖 3-12 所示，選定分析的元件尺寸為 L/W=10um/15um，其通道長度 10um 為安全操作範圍，其操作電壓可以大於 30V 以上。同時，臨界電壓與次臨界斜率在此尺寸下也沒有短通道效應(short channel effect)，如圖 3-13。所以，可以說明在此實驗的分析尺寸在兩組元件上都沒有通道擊穿的問題。

NILC-TFTs Ea Curve (L/W=10um/15um)

Activation Energy (eV)

Gate Voltage (V)

NILC w/o SD GETR(ref.) NILC w/i SD GETR

60 NILC-TFTs VPT Curve (L/W=Varied/15um)

Punch Through Volatge (A)

Channel Length (um)

NILC w/o SD GETR(ref.) NILC w/i SD GETR

圖 3-13 短通道效應(Short channel effect)曲線圖

(a)臨界電壓與通道長度關係圖圖 (b)次臨界斜率與通道長度關係圖

汲極施加電壓引發晶格能障下降的檢視，可由捕捉缺陷密度 N_t(trap state density)來檢視，利用 Levinson’s equation 計算出捕陷密度的計算，如公式(3-4)，藉由在低 Vd 與高 Vg 的條件下，以 ln[Id/((Vgs–Vth)*Vd)] versus 1/(Vgs–Vth)²作圖求其斜率，再由公式 (3-5)計算出捕陷密度 Nt。圖 3-14 為捕陷密度與通道長度關係圖，可以看到 SD GETR TFT

NILC-TFTs Vth Roll-off Curve (L/W=Varied/15um)

Threshold Volatge (V)

Channel Length (um)

NILC w/o SD GETR(ref.) NILC w/i SD GETR

NILC-TFTs S.S. Curve (L/W=Varied/15um)

Sub-threshold Slope (V/Dec.)

Channel Length (um)

NILC w/o SD GETR(ref.) NILC w/i SD GETR

NILC-TFTs N_t Curve (L/W=Varied/15um)

Grain Boundary Trap Density (1/cm2 )

Channel Length (um)

NILC w/o SD GETR(ref.) NILC w/i SD GETR

(a) (b)

金屬殘留所引發漏電流路徑探討，在上述章節 3.4.1 證明了經過汲極與源極接觸窗捉聚的方法後，確實可以將鎳金屬雜質由元件的主動區，捉聚出來降低其濃度，並大幅度地改善了元件的操作特性。而且在接面漏電流抑制與主動區捕陷密度，均有較好的表現，但其最小漏流改善的幅度並不大。最主要的原因，推測為鎳金屬在汲極與源極接觸窗捉聚作用過程中，雖然可以帶走大部份主動區內的鎳金屬雜質，但是閘極及緩衝氧化層與主動區 Poly Si 的界面上，有較深層的捕捉位階，不易將鎳金屬雜質經由接觸窗帶離，如圖 3-15 所示。所以，汲極與源極接觸窗捉聚的方法，主要可大幅度地改善元件在開啟狀態下的特性，對於漏電流的方面，只有些微的改善。

圖 3-15 捉聚後鎳金屬雜質濃度示意圖

3.4.4 薄膜電晶體元件可靠度之探討

在薄膜電晶體元件可靠度的探討，主要由下列二方面來進行。(1)施加偏壓及溫度效應的不穩定性(Bias temperature instabilty)。(2) 熱載子效應(Hot carriers effect)。

將在其下一一進行探討。

1. 施加偏壓及溫度效應的不穩定性(Bias temperature instabilty)

在施加偏壓及溫度效應的不穩定性(BTI)測試的過程中，將時間切割幾個觀測點，

來觀察元件 BTI 的劣化情形，如圖 3-16(a)所示，為線性區汲極電壓 0.1V 時，元件 BTI 的劣化曲線圖，由此圖比較結果，可以看出 SD GETR TFT 元件經過 BTI 的可靠度測試後，其劣化的幅度遠大於 NILC TFT。圖 3-16(b)為飽和區汲極電壓 5.1V 下，元件 BTI 的劣化曲線圖，也顯示與線性區一樣的結果。其劣化的程度可由各參數劣化曲線圖來表示，如圖 3-17，包含了有臨界電壓、捕陷密度、線性區汲極電流及飽和區汲極電流劣化圖等，均可看出 SD GETR TFT 元件的劣化幅度較大。

原因的探討，要從 BTI 量測的機制談起，其劣化幅度較大者，代表在閘極氧化層與主動區 Poly Si 界面處的 Si-H 鍵結強度較弱所致，所以在施加大電壓與高溫度的情況下，

Buffer Oxide Gate Oxide

Ni Due to interfacial layer is not easy to gettering.

較易產生斷鍵效應，而導致元件劣化情形較為嚴重。推測 SD GETR TFT 在經過接觸窗

NILC w/i SD GETR NILC w/o SD GETR(ref.)

Vd=0.1V

D rai n C ur ren t ( A )

Gate Volatge (V)

-10 0 10 20 30

Vd=0.1V

NILC-TFTs BTI Stress Degradation Curve (L/W=10um/15um)

-10 0 10 20 30

NILC w/i SD GETR NILC w/o SD GETR(ref.)

Vd=5.1V

D rai n C ur ren t ( A )

Gate Volatge (V)

-10 0 10 20 30

Vd=5.1V

NILC-TFTs BTI Stress Degradation Curve (L/W=10um/15um)

(a)

(b)

圖 3-17 各參數 BTI 劣化曲線圖 (a)臨界電壓劣化圖 (b)捕陷密度劣化圖 (c)線性區汲極電流劣化圖 (d)飽和區汲極電流劣化圖

2. 熱載子效應(Hot carriers effect)

圖 3-18(a)所示，為線性區汲極電壓 0.1V 時，元件熱載子效應的劣化曲線圖，由此

10 100 1000

10^-1 10⁰ 10¹ 10²

NILC-TFTs Vth Degradation (L/W=10um/15um)

Shift Threshold Voltage (V)

BTI Stress Time (sec.) NILC w/i SD GETR NILC w/o SD GETR(ref.)

10 100 1000

10¹⁰ 10¹¹ 10¹² 10¹³

NILC-TFTs N_t Degradation (L/W=10um/15um)

Shift Grain Boundary Trap Density (1/cm2 )

BTI Stress Time (sec.) NILC w/i SD GETR NILC w/o SD GETR(ref.)

10 100 1000

10^-8 10^-7 10^-6 10^-5

NILC-TFTs Idsl Degradation (L/W=10um/15um)

Shift Darin Linear Current (A)

BTI Stress Time (sec.) NILC w/i SD GETR NILC w/o SD GETR(ref.)

10 100 1000

10^-6 10^-5 10^-4 10^-3

NILC-TFTs Idss Degradation (L/W=10um/15um)

Shift Darin Saturation Current (A)

BTI Stress Time (sec.) NILC w/i SD GETR NILC w/o SD GETR(ref.)

(a) (b)

(c) (d)

圖 3-18 元件熱載子效應劣化曲線圖 (a)在線性區(Vd=0.1V) (b)在飽和區(Vd=5.1V)

NILC w/i SD GETR NILC w/o SD GETR(ref.)

Vd=0.1V

D rai n C ur ren t ( A )

Gate Volatge (V)

-10 0 10 20 30

Vd=0.1V

NILC-TFTs HCI Stress Degradation Curve (L/W=10um/15um)

-10 0 10 20 30

NILC w/i SD GETR NILC w/o SD GETR(ref.)

Vd=5.1V

D rai n C ur ren t ( A )

Gate Volatge (V)

-10 0 10 20 30

Vd=5.1V

NILC-TFTs HCI Stress Degradation Curve (L/W=10um/15um)

(a)

(b)

圖 3-19 各參數熱載子效應劣化曲線圖。(a)臨界電壓劣化圖 (b)捕陷密度劣化圖

10 100 1000

10^-2 10^-1 10⁰ 10¹

NILC-TFTs Vth Degradation (L/W=10um/15um)

Shift Threshold Voltage (V)

BTI Stress Time (sec.) NILC SD GETR NILC SD GETR(ref.)

10 100 1000

10⁸ 10⁹ 10¹⁰ 10¹¹ 10¹²

NILC-TFTs N_t Degradation (L/W=10um/15um)

Shift Grain Boundary Trap Density (1/cm2 )

BTI Stress Time (sec.) NILC w/i SD GETR NILC w/o SD GETR(ref.)

10 100 1000

10^-7 10^-6 10^-5 10^-4

NILC-TFTs Idsl Degradation (L/W=10um/15um)

Shift Drain Linear Current (A)

BTI Stress Time (sec.) NILC w/i SD GETR NILC w/o SD GETR(ref.)

10 100 1000

10^-6 10^-5 10^-4 10^-3

NILC-TFTs Idss Degradation (L/W=10um/15um)

Shift Drain Saturation Current (A)

BTI Stress Time (sec.) NILC w/i SD GETR NILC w/o SD GETR(ref.)

(a) (b)

(c) (d)

上有較佳的表現，但其所產生 BTI 可靠度的問題卻不可被忽略。另外，其熱載子效應也比較差，主要為 SD GETR TFT 元件的電子遷移率的大幅提升有關，使熱載子加速而產

在文檔中鎳金屬誘發側向結晶－低溫複晶矽薄膜電晶體之漏電流與可靠度研究 (頁 53-67)

第三章 利用非晶矽薄膜經由接觸窗捉聚之薄膜電晶體元件的漏電流與可

3.4.1 捉聚步驟對於鎳含量之影響

C ur ren t ( A )

D rai n C ur ren t ( A )

Gate Volatge (V)

NILC-TFTs Vgid Curve (L/W=Varied/15um)

(a) (b)

D rai n C ur ren t ( A )

D rai n C ur ren t ( A )

(a)

(b)

(a) (b)

(c) (d)

D rai n C ur ren t ( A )

D rai n C ur ren t ( A )

(a)

(b)

(a) (b)

(c) (d)

第三章利用非晶矽薄膜經由接觸窗捉聚之薄膜電晶體元件的漏電流與可