第一章 序論
1.8 論文的研究動機與分段架構
1.8.1 論文的研究動機
鎳金屬誘發側向結晶(Nickel Induced Lateral Crystallization)的優勢，可在低於 600℃
的製程溫度下，在玻璃基板上製造出高效能的薄膜電晶體。但伴隨而來的鎳金屬雜質的 層漏電流(Gate oxide leakage)。來自於不良的閘極氧化層蝕刻，所形成的缺陷；或較差 的閘極氧化層成長品質。(2)閘極引發汲極漏電流(Gate induced drain leakage)[38]。來自 於施加在閘極與汲極間的高電場，引發汲極的漏電流產生。(3)接面漏電流 (Junction leakage)[39]。來自接面熱電子的放射；或熱電子場效放射；或電子的穿隧效應。(4)通道 漏電流(Channel leakage)。來自通道因電場擊穿效應[38]；汲極施加電壓引發晶格能障下 降[40]，而產生漏電流增加；金屬殘留所產生的漏電流路徑。再利用電性量測的分析手 法，進一步了解各路徑的貢獻及主因為何。
圖 1-13 (1)閘極氧化層漏電流(Gate oxide leakage) (2)閘極引發汲極漏電流(Gate induced drain leakage) (3)接面漏電流 (Junction leakage) (4)通道漏電流(Channel leakage)
薄膜電晶體在頻繁地操作下，因電場及溫度效應，會對元件產生程度不一的劣化，
一個是對元件施加偏壓及溫度效應的不穩定性(Bias temperature instabilty) [41]，如 圖 1-15，主要來自於閘極施加一電場時，在溫度效應下，閘極氧化層與 Poly-Si 界面處 的 Si-H 鍵會被打斷，並形成氫氣，經由擴散效應而帶離閘極氧化層。進而在界面處產 生懸鍵，使元件產生劣化的效應。
另一個是熱載子效應(Hot carriers effect) [42-43]，如圖 1-16，主要來自於電晶體在 開啟狀態下，汲極所施加的電壓會產生一強大的電場，使得加速載子衝擊中性原子，而 形成解離現象，產生電子與電洞對。此時被激化電子或電洞會再衝擊閘極氧化層，造成 層面處的缺陷捕捉(interface trap states)；或陷入層極氧化層中，使元件產生劣化的效應。
圖 1-14 薄膜電晶體劣化示意圖
圖 1-15 施加偏壓及溫度效應的不穩定性(Bias temperature instabilty)
-2 -1 0 1 2 3 4 5 6
Drain Current (a.u.)
Gate Volatge (a.u.)
ΔIoff ΔVth
圖 1-16 熱載子效應(Hot carriers effect injection)
試片的準備分為兩個部份。第一個是 NILC-LTPS TFT 製造過程中，在 NILC Poly-Si 的表面上，施加混合 CF4電漿的蝕刻氣體，來進行表面處理。一方面透過輕微的轟擊蝕 刻，可以減少表面的鎳金屬雜質的殘留，另一方面藉由氟與矽原子的鍵結，來鈍化晶界 的懸鍵以減少晶界中的有效捕陷數目，進而改善元件效能。第二個是製造過程中，在元 件的金屬配線接觸窗開啟時，鍍上一層非晶矽薄膜，來進行鎳金屬的捉聚，進而降低鎳 金屬在電晶體通道中的含量，來提升元件效能。
1.8.2 論文的分段架構
此論文共分為四個章節，第一章是序論，主要介紹顯示器的發展沿革、結晶技術的 簡介與實驗動機；第二章主要是探討 CF4電漿對 NILC Poly-Si 進行表面處理，來提升電 晶體效能，與元件漏電流及可靠度之影響；第三章探討的是利用非晶矽薄膜經由接觸窗 捉聚改善薄膜電晶體效能，與元件漏電流及可靠度之影響；第四章為總結及未來展望。
Buffer oxide
N+ N+
Vd_stress=30V Vg_stress=15V
Vs=0V
Gate
O xi de
X X X X X X X X X X X X X X X X Xh h e
Interface
trap states h
h h Impact ionization
第二章 透過四氟化碳電漿進行主動區表面處理之薄膜電晶體元件的