Chapter 2 低壓降線性穩壓器的基礎
2.5 文獻回顧
迄今，關於共源極低壓降線性穩壓器設計在不需負載電容時仍可以保持穩 定之技術，已經有幾篇論文發表於IEEE 期刊。共源極輸出級的穩壓器遭遇共通 的問題點，追蹤補償輸出極點變化不容易或是在高負載阻抗時穩定度不夠。一 個發表此類的期刊是由Ka Nang Leung 所提出，他使用 DFC 類比電路去產生一 個固定的內部主極點[13]，由 Cm1構成的主極點位於誤差放大器的輸出端，電路 架構示於圖2.19。
圖2.19 參考文獻[13]所提出的補償架構圖
(a) (b)
圖2.20 迴路增益 (a)當 Cout ≠ 0 而 IL = 0 (b)當 Cout ≠ 0 而 IL ≠ 0
圖2.20(a)是穩壓器的輸出端有接負載電容而且負載電流等於零的情況，是 利用零點Zf與Ze去抵銷Pc(複數極點)。回授電阻與 Cm3所形成的極點Pf設計在 高於單位增益頻率。圖2.20(b)是穩壓器的輸出端有接負載電容而且負載電流不 等於零的情況，當負載電流增加時，複數極點會變成一個新的極點P2，此時是
利用零點Zf去與P2抵銷，高頻極點仍位於單位增益頻率之外。
Embedded RC Block Enhanced Active Feedback block
Chapter 3
具有高穩定度與高精確度之低壓降線性穩 壓器
3.1 提出新的低壓降線性穩壓器之補償技術
3.1.1 電路架構
我們設計增強型主動回授(Enhaced Active Feedback，簡稱 EAF)頻率補償架 構在低壓降線性穩壓器上，如圖3.1。
圖3.1 具有寬穩定度之低壓降線性穩壓器
整個穩壓器架構可以看成三個增益級放大器去驅動一個大的電容性負載。
第一級設計成一個高增益誤差放大器，使用摺疊疊接(folded cascode)組態，增 強 輸 出 阻 抗 以 得 到 更 高 的 增 益 ， 也 具 有 較 大 的 輸 入 訊 號 動 態 範 圍 (input common –mode range，簡稱 ICMR)。第一級提供大約 60dB 的增益，第二級提供 高訊號擺幅的增益級約25dB，第三級也就是輸出級，由功率電晶體 PMOS 的轉 導與輸出電阻所構成，輸出級的增益量與 I 成反比。所設計的增益分配為L
1 2
Vin
DC m1 o1 m2 o2 mp op 2
B. 當穩壓器輸出端沒有接負載電容時：
圖3.6 所提出的穩壓器迴路增益，當 Cout = 0 而 IL = 100 mA。
沒有負載電容(Cout)所產生的低頻極點時，迴路頻寬會變大。於是我們設計負載 電流較小時(輕載)，迴路頻寬內有四個極點和三個左半平面的零點，其他更高 頻極點大於三倍的單位增益頻率。另一種情況是，當負載電流較大時(重載)，
迴路頻寬內有三個極點和兩個左半平面的零點，其他更高頻極點大於十倍的單 位增益頻率。因此，所提出的穩壓器在沒有外接負載電容下，可以維持好的穩 定度。設計更高的相位安全邊限可以避免穩壓器在電源啟動或是暫態切換時，
所造成不穩定震盪的現象。
3.1.3 模擬迴路增益的方法
一個回授電路的穩定度，通常取決於它的增益大小和相位安全邊限[15]。
而這可以從開迴路轉移函數和波德圖所得到。我們使用 HSPICE simulator 來模 擬迴路增益，連接方式如圖3.7 所示。大電感用來提供直流回路路徑，阻絕交流 訊號，提供誤差放大器輸入端的直流運算點可以讓穩壓器維持正常的閉迴路組 態。大電容用來耦合交流測試訊號至誤差放大器的輸入端，它不會影響直流操 作。設計電感與電容值要非常大，例如L ≧ 109 H、C ≧ 109 F，它允許 AC 測量 時降至非常低頻。
圖3.7 模擬迴路增益的連接方式
V2n_ER
3.2 模擬結果
a) Dropout region
圖3.10 在不同的 Process corners 情況下的 Dropout voltage
b) Loop gain & Phase
圖3.11 穩壓器晶片外部沒有接負載電容且 IL(Iout) = 10 mA 時的頻率響應 SS 80
TT 25 FF 0
圖3.12 穩壓器晶片外部沒有接負載電容且 IL(Iout) = 100 mA 時的頻率響應
圖3.13 穩壓器晶片外部有接負載電容(Cout = 1μF ; RESR = 0.1Ω)且 IL(Iout) = 10 mA 時的頻率響應
圖3.14 穩壓器晶片外部有接負載電容(Cout = 1μF ; RESR = 0.1Ω)且 IL(Iout) = 100 mA 時的頻率響應
圖3.15 穩壓器晶片外部有接負載電容(Cout = 1μF ; RESR = 0.01Ω)且 IL(Iout) = 10 mA 時的頻率響應
圖3.16 穩壓器晶片外部有接負載電容(Cout = 1μF ; RESR = 0.01Ω)且 IL(Iout) = 100 mA 時的頻率響應
c) Load transient responses
圖3.17 穩壓器晶片外部沒有接負載電容時，負載電流脈衝從 1 mA 上升到 100 mA，測試輸出電壓的暫態響應。
圖3.18 穩壓器晶片外部有接負載電容(Cout = 1μF ; RESR = 0.1Ω)時，負載電流脈 衝從1 mA 上升到 100 mA，測試輸出電壓的暫態響應。
圖3.19 穩壓器晶片外部有接負載電容(Cout = 1μF ; RESR = 0.01Ω)時，負載電流脈 衝從1 mA 上升到 100 mA，測試輸出電壓的暫態響應。
d) Line transient responses
圖3.20 穩壓器晶片外部沒有接負載電容時，電源電壓脈衝從 1.8 V 上升到 4.8 V (IL = 50 mA)，測試輸出電壓的暫態響應。
圖3.21 穩壓器晶片外部有接負載電容(Cout = 1μF ; RESR = 0.1Ω)時，電源電壓脈 衝從1.8 V 上升到 4.8 V (IL = 50 mA)，測試輸出電壓的暫態響應。
圖3.22 穩壓器晶片外部有接負載電容(Cout = 1μF ; RESR = 0.01Ω)時，電源電壓脈 衝從1.8 V 上升到 4.8 V (IL = 50 mA)，測試輸出電壓的暫態響應。
e) Power-supply-rejection-ratio
圖3.23 當穩壓器晶片外部沒有接負載電容時的電源拒斥比 IL=0
IL=100mA
圖3.24 當穩壓器晶片外部有接負載電容(Cout = 1μF ; RESR = 0.1Ω)時的電源拒斥 比
f) 預計規格列表
表3.1 穩壓器(I)模擬後的評估結果 IL=0 IL=100mA
3.3 晶片佈局圖與電路板
圖3.25 穩壓器晶片微型照相圖
圖3.26 量測電路板
3.4 實驗結果
3.4.2 量測結果
圖3.29 穩壓器的輸出電壓與負載電流之關係
圖3.30 穩壓器的輸出電壓與輸入電壓之關係
圖3.31 穩壓器晶片外部沒有接負載電容時，電源電壓 1.8 V 與 2.8 V 脈衝切換 (IL = 1 mA)，量測輸出電壓的線上暫態響應。
圖3.32 穩壓器晶片外部有接負載電容(Cout = 1μF)時，電源電壓 1.8 V 與 4.3 V 脈 衝切換 (IL = 1 mA)，量測輸出電壓的線上暫態響應。
圖3.33 穩壓器晶片外部有接負載電容(Cout = 10μF)時，電源電壓 1.8 V 與 4.3 V 脈衝切換 (IL = 1 mA)，量測輸出電壓的線上暫態響應。
圖3.34 穩壓器晶片外部沒有接負載電容時，負載電流脈衝從 10 mA 上升到 100 mA，量測輸出電壓的負載暫態響應。
圖3.35 穩壓器晶片外部有接負載電容(Cout = 1μF)時，負載電流 0 mA 與 100 mA 脈衝切換，量測輸出電壓的負載暫態響應。
圖3.36 穩壓器晶片外部有接負載電容(Cout = 10μF)時，負載電流 0 mA 與 100 mA 脈衝切換，量測輸出電壓的負載暫態響應。
圖3.37 穩壓器晶片外部沒有接負載電容時，量測拒斥雜訊的能力。
圖3.38 穩壓器晶片外部有接負載電容(Cout = 1μF)時，量測拒斥雜訊的能力。
圖3.39 低壓降線性穩壓器之等效輸出雜訊。
表3.2 穩壓器晶片(I)量測結果一覽
Technology TSMC 2P4M 0.35-µm CMOS Supply voltage
Capacitor free / With capacitor 1 µF or 10 µF(ESR ≧ 0.01Ω )
170 mV@ IL=50 mA
0.023 mV / mA 1.1 mV / V
Output voltage 1.5 V
Chapter 4
圖4.2 新的穩壓器詳細電路圖
我們設計第一級放大器為摺疊疊接架構，可以有較大的輸入共模範圍，設 計此級有較大的輸出阻抗，直流增益在此級設計約為 60 dB。Enhanced active feedback(EAF) block 由 gmk1、gmk2、Ck1、Rk1所組成，此EAF block 可以將補償
的迴路增益可以有較大的值以保持較精確的輸出電壓(有較佳的負載穩壓和線上
A. 當穩壓器輸出端沒有接負載電容時
B. 當穩壓器輸出端有接負載電容時
4.2 模擬結果
a) 不同負載電流情況下的相位安全邊限與低頻迴路增益：
表4.1 不同負載電流情況下的相位安全邊限與低頻迴路增益
b) 輸出電壓差
圖4.6 滿足穩壓條件下之最小電壓差，worst case 是在 IL(max.)=100 mA 時，
dropout voltage 等於 220 mV.
圖4.6 在不同的 Process corners 下，輸出電壓與輸入電壓的關係。
SS 80°
TT 25 FF 0°
c) 輸入電壓操作範圍：
圖4.7 輸出電壓與輸入電壓之關係圖(@ IL = 0 mA)
圖4.8 輸出電壓與輸入電壓之關係圖(@IL = 100 mA)
d) 最大承載電流範圍：
圖4.9 穩壓器輸出電壓與負載電流之關係圖
圖4.10 穩壓器輸出電壓與負載電流之關係圖(刻度放大)
e) 負載暫態響應：
圖 4.11 穩壓器晶片外部沒有接負載電容時，負載電流脈衝從 1 mA 上升到 100 mA，測試輸出電壓的暫態響應。
圖4.12 穩壓器晶片外部有接負載電容(Cout = 10μF ; RESR = 1Ω)時，負載電流脈衝 從1 mA 上升到 100 mA，測試輸出電壓的暫態響應。
圖4.13 穩壓器輸出端有寄生電容(Cout = 100 pF)時，負載電流脈衝從 1 mA 上升 到100 mA，測試輸出電壓的暫態響應。
f) 線上暫態響應：
圖 4.14 穩壓器晶片外部沒有接負載電容時，電源電壓脈衝從 1.8 V 上升到 2.8 V，測試輸出電壓的暫態響應。
圖4.15 穩壓器晶片外部有接負載電容(Cout = 10μF ; RESR = 1Ω)時，電源電壓脈衝 從1.8 V 上升到 2.8 V，測試輸出電壓的暫態響應。
g) 供應電壓起始狀態：
圖4.16 導通安定時間 ≈ 2 μs (Cout = 0 ; IL = 1 mA)
圖4.17 導通安定時間 ≈ 60 μs (Cout = 10 μF ; IL = 1 mA)
圖4.18 導通安定時間 ≈ 2 μs (Cout = 100 pF ; IL = 1 mA)
h) 頻率響應：
圖4.19 穩壓器晶片外部沒有接負載電容時，在不同負載電流下的 open-loop AC response。
圖4.20 穩壓器晶片外部有接負載電容(Cout = 10μF ; RESR = 1Ω)時，在不同負載電 流下的open-loop AC response。
圖 4.21 穩壓器輸出端有寄生電容(Cout = 100 pF)時，在不同負載電流下的 open-loop AC response。
i) 電源拒斥比：
圖4.22 穩壓器晶片外部沒有接負載電容時的電源拒斥比 ILOAD=0
ILOAD=100mA
j) 預計規格列表
表4.2 穩壓器(II)模擬後的評估結果
4.3 晶片佈局圖與電路板
圖4.23 LDO Regulator 晶片微型照相圖
圖4.24 LDO Regulator 量測電路板
4.4 實驗結果
4.4.1 測試考量
除了上述3.4.1 節的測試考量外，我們這次選擇使用專業的印刷電路板來做 為晶片量測的基板。使用 PowerPCB 電路板佈局軟體來規劃零件擺置與電路走 線，選擇雙層板FR-4 板材、1oz 銅箔噴錫面、綠色防焊層、板厚 1.6 mm，電路 板尺寸大小為88 mm × 55 mm。佈局時，設計在穩壓器的電源輸入端與輸出端 具有較寬的銅箔導線，以減少寄生電阻，並且可以容納非常大的負載電流流 過。接地面銅箔儘量佈局較大區域面積，用來均勻分散高頻雜訊。如圖 4.24 所 示。
圖4.25 印刷電路板佈局圖
4.4.2 量測結果
圖4.26 穩壓器的輸出電壓與負載電流之關係
圖4.27 穩壓器的輸出電壓與輸入電壓之關係
圖4.28 穩壓器晶片外部沒有接負載電容時，電源電壓 1.8 V 與 3.8 V 脈衝切換，
量測輸出電壓的線上暫態響應。
圖4.29 穩壓器晶片外部有接負載電容(Cout = 1μF)時，電源電壓 1.8 V 與 3.8 V 脈 衝切換，量測輸出電壓的線上暫態響應。
圖4.30 穩壓器晶片外部有接負載電容(Cout = 10μF)時，電源電壓 1.8 V 與 3.8 V 脈衝切換，量測輸出電壓的線上暫態響應。
圖 4.31 穩壓器晶片外部沒有接負載電容時，負載電流脈衝從 0 mA 上升到 100 mA，量測輸出電壓的暫態響應。
圖4.32 穩壓器晶片外部有接負載電容(Cout = 1μF)時，負載電流脈衝從 0 mA 上 升到100 mA，量測輸出電壓的暫態響應。
圖4.33 穩壓器晶片外部有接負載電容(Cout = 10μF)時，負載電流脈衝從 0 mA 上 升到100 mA，量測輸出電壓的暫態響應。
圖 4.34 穩壓器晶片外部沒有接負載電容時，負載電流脈衝從 100 mA 下降到 0 mA，量測輸出電壓的暫態響應。
圖 4.35 穩壓器晶片外部有接負載電容(Cout = 1μF)時，負載電流脈衝從 100 mA
圖 4.35 穩壓器晶片外部有接負載電容(Cout = 1μF)時，負載電流脈衝從 100 mA