使用新頻率補償技術並具有高穩定度與高精確度之 低壓降線性穩壓器

使用新頻率補償技術並具有高穩定度與高精確度之 低壓降線性穩壓器

A New Frequency Compensated Low-Dropout Voltage Regulator With Wide Stable Range and High Precision

研究生：陳家敏 Student：Chia-Min Chen 指導教授：洪崇智 Advisor：Chung-Chih Hung

國 立 交 通 大 學

電機學院 IC 設計產業研發碩士班 碩 士 論 文

A Thesis

Submitted to College of Electrical and Computer Engineering National Chiao Tung University

in partial Fulfillment of the Requirements for the Degree of

Master in

Industrial Technology R & D Master Program on IC Design

January 2007

Hsinchu, Taiwan, Republic of China

中華民國九十六年一月

使用新頻率補償技術並具有高穩定度與高 精確度之低壓降線性穩壓器

學生：陳家敏 指導教授：洪崇智

國立交通大學電機學院產業研發碩士班

摘 要

本研究致力於不需負載電容及寬穩定度範圍和快速暫態切換特性之低壓降 線性穩壓器(LDO Regulator)的實現。我們提出兩個全新的頻率補償架構於穩壓 器電路。本論文提供系統晶片(System on a Chip，簡稱 SoC)或可攜式產品的電源 管理系統可以完全移除晶片外部大體積電容的解決方法。

首先，設計增強型主動回授補償技術去加強頻率響應。此低壓降線性穩壓 器從負載電流0 mA 至 100 mA 範圍內，在沒有負載電容的情況下仍然可以提供 高穩定度，或是當 LDO 穩壓器外部有負載電容時，其等效串聯電阻(Equivalent Series Resistor, ESR)可以有較寬範圍的設計值。而且，此技術僅需兩個很小的 補償電容，這樣可以讓我們輕易地將補償電容整合到LDO 穩壓器晶片內部。所 設計的系統輸出電壓為1.5 V，最大可承受負載電流為 100 mA。

最後，提出一個精簡型 CMOS 參考電壓源利用臨界電壓和遷移率溫度係數 相互補償並使用基底電位微調技術。所設計的參考電壓源具有低溫度係數(≈ 14 ppm/℃)，而且最小的供應電壓為一伏特。在沒有濾波電容情況下，低頻時的電 源拒斥比大於 60 dB。本論文所呈現之晶片都是使用台積電 0.35 微米 2P4M 標 準互補式金氧半製程來作設計。

A New Frequency Compensated Low-Dropout Voltage Regulator With Wide Stable Range

and High Precision

Student：Chia-Min Chen Advisor：Chung-Chih Hung

Industrial Technology R & D Master Program of Electrical and Computer Engineering College

National Chiao Tung University

ABSTRACT

The research focuses on the realization of cap-less, wide stable range, and fast transient low dropout (LDO) linear regulator. We present two novel frequency compensation architecture for LDO circuit. The thesis provides a solution for power management system of portable devices. It can also be embedded in SoC (System on a Chip) to fully remove bulky external capacitors.

First, an enhanced active feedback frequency compensation technique is employed to improve its frequency response. This LDO can provide high stability for loading current from 0 mA to 100 mA without loading capacitors or with loading capacitors which have wide range ESR (equivalent series resistance). Moreover, this technique only requires two small compensation capacitors. This allows us to integrate the compensation capacitors within the LDO chip easily. The system has an output voltage of 1.5 V and a maximum current capability of 100 mA.

Finally, a compact CMOS voltage reference based on the mutual compensation of threshold voltage and mobility temperature coefficients with body potential trimming technique is presented. This voltage reference has a low temperature coefficient (≈ 14 ppm/℃), and the minimum supply voltage is 1V. The power supply

rejection ratio without any filtering capacitor at low frequency are larger than 60 dB.

The proposed chips in this thesis were fabricated using a standard TSMC 0.35 μm 2P4M CMOS process.

誌謝

在研究所這段期間的學習與研究過程是人生非常寶貴的一課，隨著時光飛 逝，在交大的碩士班生涯也告一段落。首先，感謝指導教授洪崇智老師，在這 段期間不辭辛勞的教導且提供寶貴的建言，同時給予自由與獨立思考的空間，

本人感恩銘記於心。另外，承蒙陳富強教授、趙學永教授、陳柏中教授撥空擔 任口試委員，並提供許多寶貴的意見，使得本論文能更趨完整，謝謝各位老 師。

其次，感謝博士班學長天佑與碩二同學宗諺、政翰、琳家、俊達、柏勳及 各位學弟，不論是在修課問題、電路設計、晶片量測上，均給予適當的建議和 協助，很高興能與你們在類比積體電路實驗室共同奮鬥。另外，也感謝蓬麟同 學其精神上的勉勵。

在此感謝CIC 國家晶片中心所提供台積電 0.35 μm 2P4M SPICE model、教 育訓練以及晶片製作服務。同時，也感謝義隆電子的幫助，使我能全心致力於 研究。

最後，向我的父母親與家人致上無限感恩，謝謝他們對我無怨無悔付出愛 心與栽培。謹以此篇論文獻給親愛的家人以及曾經幫助過我的朋友們。

目錄

中文摘要………i

英文摘要………ii

誌謝………iv

目錄………v

圖目錄………viii

表目錄……….xiv

Chapter 1 緒論………1

1.1 研究背景………1

1.2 研究動機………2

1.3 論文架構………3

Chapter 2 低壓降線性穩壓器的基礎………4

2.1 低壓降線性穩壓器之簡介與應用………4

2.2 規格與特性………6

2.2.1 輸出電壓差(Dropout Voltage)………6

2.2.2 負載穩壓(Load Regulation)………..………6

2.2.3 線上穩壓(Line Regulation)………..…….………7

2.2.4 暫態響應(Transient Response)………..………8

2.2.5 靜態電流(Quiescent Current)………..………10

2.2.6 效率(Efficiency)………..………..……11

2.2.7 電源拒斥比(Power Supply Rejection Ratio)………11

2.2.8 輸出雜訊(Output Noise)………..………..……12

2.2.9 電壓精確度(Voltage Accuracy)………..………12

2.3 低壓降線性穩壓器電路設計的相關考量………14

2.4 傳統低壓降線性穩壓器的頻率響應及穩定度分析………16

2.5 文獻回顧………19

Chapter 3 具有高穩定度與高精確度之低壓降線性穩壓器………21

3.1 提出新的低壓降線性穩壓器之補償技術………21

3.1.1 電路架構……….…….………21

3.1.2 頻率響應與小訊號分析………22

3.1.3 模擬迴路增益的方法………26

3.1.4 穩壓器內部雜訊分析………27

3.2 模擬結果………..………29

3.3 晶片佈局圖與電路板………37

3.4 實驗結果………38

3.4.1 測試考量………38

3.4.2 量測結果………39

Chapter 4 具有強健的頻率補償且不需外部電容之低壓降線性穩壓器………45

4.1 提出新的低壓降線性穩壓器之補償技術………45

4.1.1 電路架構………45

4.1.2 頻率響應與小訊號分析………47

4.2 模擬結果………50

4.3 晶片佈局圖與電路板………60

4.4 實驗結果……….………….……61

4.4.1 測試考量………61

4.4.2 量測結果………62

Chapter 5 可操作於一伏特供應電壓且溫度係數 14ppm/℃之參考電壓源……69

5.1 簡介………..69

5.2 參考電壓源基本操作原理………..……69

5.2.1 負溫度係數電壓………..69

5.2.2 正溫度係數電壓………..70

5.2.3 傳統的帶差參考電路………..70

5.3 文獻回顧………...71

5.4 研究動機………..75

5.5 設計新的參考電壓源………75

5.5.1 電路架構………75

5.5.2 操作原理與理論分析………76

5.6 模擬結果………78

5.7 晶片佈局圖與電路板..………84

5.8 實驗結果………..85

5.8.1 測試考量………...………85

5.8.2 量測結果………86

Chapter 6 結論………...89

參考文獻………..91

圖目錄

圖 2.1: 典型 LDO Regulator 的功能方塊圖.………...4

圖 2.2: 行動電話電源管理方塊圖………...5

圖 2.3: 實現高效率與低雜訊的穩壓方式………..….5

圖 2.4: (a) LDO Regulator 輸出電壓差示意圖………....6

(b) 輸出電壓差範圍……….6

圖 2.5: 負載穩壓示意圖………....7

圖 2.6: (a) 暫態電路模型……….…9

(b) 負載暫態波形詳圖……….9

圖 2.7: 靜態電流與輸出電流關係………..10

圖 2.8: (a) 穩壓器的電源端加入小訊號………11

(b) 穩壓器的 PSRR 特性………11

圖 2.9: 輸出雜訊流程圖………..12

圖 2.10: LDO Regulator 含有參考電壓漂移……….13

圖 2.11: LDO Regulator 含有誤差放大器的偏移電壓……….13

圖 2.12: LDO Regulator 考慮回授電阻的變異……….13

圖 2.13: 各種誤差源造成輸出電壓不同………..…14

圖 2.14: 各種型態的輸出級(導通元件) ………..15

圖 2.15: 大負載電容主極點補償法………..16

圖 2.16: 典型 LDO Regulator AC 分析………..17

圖 2.17: 典型 LDO Regulator 小訊號等效電路………17

圖 2.18: 典型 LDO Regulator 增益波德圖………18

圖 2.19: 參考文獻[13]提出的補償架構圖………...19

圖 2.20: 迴路增益 (a)當 Cout ≠ 0 而 IL = 0 (b)當 Cout ≠ 0 而 IL ≠ 0…………19

圖 2.21: 迴路增益，當 Cout = 0 而 IL ≠ 0………20

圖 3.1: 具有寬穩定度之低壓降線性穩壓器………..………21

圖 3.2: 所提出的低壓降線性穩壓器完整電路圖………..……22

圖 3.3: 所提出的低壓降線性穩壓器小訊號等效電路………..……23 圖 3.4: 所提出的穩壓器迴路增益，當 Cout ≠ 0………...………...……….24 圖 3.5: 所提出的穩壓器迴路增益，當 Cout = 0 而 IL = 10 mA……..………25 圖 3.6: 所提出的穩壓器迴路增益，當 Cout = 0 而 IL = 100 mA……...………….26 圖 3.7: 模擬迴路增益的連接方式………..………27 圖 3.8: 誤差放大器與電晶體雜訊示意圖………..27 圖 3.9: 穩壓器的雜訊來源……….……….28 圖 3.10: 在不同的 Process corners 情況下的 Dropout voltage…………...……….29 圖 3.11: 穩壓器晶片外部沒有接負載電容且 IL(Iout) = 10 mA 時的頻率響應...…29 圖 3.12: 穩壓器晶片外部沒有接負載電容且 IL(Iout) = 100 mA 時的頻率響應...30 圖 3.13: 穩壓器晶片外部有接負載電容(Cout = 1μF ; RESR = 0.1Ω)且 IL(Iout) =

10 mA 時的頻率響應………..……...…….30 圖 3.14: 穩壓器晶片外部有接負載電容(Cout = 1μF ; RESR = 0.1Ω)且 IL(Iout) =

100 mA 時的頻率響應………..…...……...31 圖 3.15: 穩壓器晶片外部有接負載電容(Cout = 1μF ; RESR = 0.01Ω)且 IL(Iout) =

10 mA 時的頻率響應………..……...…….31 圖 3.16: 穩壓器晶片外部有接負載電容(Cout = 1μF ; RESR = 0.01Ω)且 IL(Iout) =

100 mA 時的頻率響應………..…….…….32 圖 3.17: 穩壓器晶片外部沒有接負載電容時，負載電流脈衝從 1 mA 上升到

100 mA，測試輸出電壓的暫態響應………..…….……..32 圖 3.18: 壓器晶片外部有接負載電容(Cout = 1μF ; RESR = 0.1Ω)時，負載電流

脈衝從1 mA 上升到 100 mA，測試輸出電壓的暫態響應………...…..33 圖 3.19: 穩壓器晶片外部有接負載電容(Cout = 1μF ; RESR = 0.01Ω)時，負載電流

脈衝從1 mA 上升到 100 mA，測試輸出電壓的暫態響應……...……..33 圖 3.20: 穩壓器晶片外部沒有接負載電容時，電源電壓脈衝從 1.8 V 上升到

4.8 V(IL = 50 mA)，測試輸出電壓的暫態響應……...……...…….…….34 圖 3.21: 穩壓器晶片外部有接負載電容(Cout = 1μF ; RESR = 0.1Ω)時，電源電壓

脈衝從1.8 V 上升到 4.8 V (IL = 50 mA)，測試輸出電壓的暫態響應…34 圖 3.22: 壓器晶片外部有接負載電容(Cout = 1μF ; RESR = 0.01Ω)時，電源電壓

脈衝從1.8 V 上升到 4.8 V (IL = 50 mA)，測試輸出電壓的暫態響應…35

圖 3.23: 當穩壓器晶片外部沒有接負載電容時的電源拒斥比…………..……....35

圖 3.24: 當穩壓器晶片外部有接負載電容(Cout = 1μF ; RESR = 0.1Ω)時的電源拒斥 比...………..…….…36

圖 3.25: 穩壓器晶片微型照相圖………..…….…...37

圖 3.26: 量測電路板………..……....37

圖 3.27: 負載暫態行為測試方法………..……....38

圖 3.28: 線上暫態行為測試方法………..……....38

圖 3.29: 穩壓器的輸出電壓與負載電流之關係………..……....39

圖 3.30: 穩壓器的輸出電壓與輸入電壓之關係………..……....39

圖 3.31: 穩壓器晶片外部沒有接負載電容時，電源電壓 1.8 V 與 2.8 V 脈衝切換 (IL = 1 mA)，量測輸出電壓的線上暫態響應………...40

圖 3.32: 穩壓器晶片外部有接負載電容(Cout = 1μF)時，電源電壓 1.8 V 與 4.3 V 脈衝切換 (IL = 1 mA)，量測輸出電壓的線上暫態響應…………...40

圖 3.33: 壓器晶片外部有接負載電容(Cout = 10μF)時，電源電壓 1.8 V 與 4.3 V 脈衝切換 (IL = 1 mA)，量測輸出電壓的線上暫態響應…………...41

圖 3.34: 壓器晶片外部沒有接負載電容時，負載電流脈衝從 10 mA 上升到 100 mA，量測輸出電壓的負載暫態響應………..…..……41

圖 3.35: 壓器晶片外部有接負載電容(Cout = 1μF)時，負載電流 0 mA 與 100 mA 脈衝切換，量測輸出電壓的負載暫態響應………..…..……..42

圖 3.36: 穩壓器晶片外部有接負載電容(Cout = 10μF)時，負載電流 0 mA 與 100 mA 脈衝切換，量測輸出電壓的負載暫態響應…………..…..…….42

圖 3.37: 穩壓器晶片外部沒有接負載電容時，量測拒斥雜訊的能力..…..……..43

圖 3.38: 穩壓器晶片外部有接負載電容(Cout = 1μF)時，量測拒斥雜訊的能力...43

圖 3.39: 低壓降線性穩壓器之等效輸出雜訊………44

圖 4.1: 提出新的穩壓器電路架構………..45

圖 4.2: 新的穩壓器詳細電路圖………46

圖 4.3: 所提出的低壓降線性穩壓器小訊號等效電路………..47

圖 4.4: 新的穩壓器 AC response(當穩壓器輸出端沒有接負載電容時) ……….48

圖 4.5: 新的穩壓器 AC response(當穩壓器輸出端有接負載電容時) ………….49

圖 4.6: 在不同的 Process corners 下，輸出電壓與輸入電壓的關係…………...50

圖 4.7: 輸出電壓與輸入電壓之關係圖(@IL = 0 mA)………51

圖 4.8: 輸出電壓與輸入電壓之關係圖(@IL = 100 mA) ………...51

圖 4.9: 穩壓器輸出電壓與負載電流之關係圖………..52

圖 4.10: 穩壓器輸出電壓與負載電流之關係圖(刻度放大) ………..52

圖 4.11: 穩壓器晶片外部沒有接負載電容時，負載電流脈衝從 1 mA 上升到 100 mA，測試輸出電壓的暫態響應……….53

圖 4.12: 穩壓器晶片外部有接負載電容(Cout = 10μF ; RESR = 1Ω)時，負載電流 脈衝從1 mA 上升到 100 mA，測試輸出電壓的暫態響應………..53

圖 4.13: 穩壓器輸出端有寄生電容(Cout = 100 pF)時，負載電流脈衝從 1 mA 上升 到100 mA，測試輸出電壓的暫態響應……….54

圖 4.14: 壓器晶片外部沒有接負載電容時，電源電壓脈衝從 1.8 V 上升到 2.8 V，測試輸出電壓的暫態響應……….54

圖 4.15: 穩壓器晶片外部有接負載電容(Cout = 10μF ; RESR = 1Ω)時，電源電壓 脈衝從1.8 V 上升到 2.8 V，測試輸出電壓的暫態響應………...55

圖 4.16: 導通安定時間 ≈ 2 μs (Cout = 0 ; IL = 1 mA) …………....……..…....…….55

圖 4.17: 導通安定時間 ≈ 60 μs (Cout = 10 μF ; IL = 1 mA) ……….56

圖 4.18: 導通安定時間 ≈ 2 μs (Cout = 100 pF ; IL = 1 mA) ……….56

圖 4.19: 穩壓器晶片外部沒有接負載電容時，在不同負載電流下的 open-loop AC response………57

圖 4.20: 穩壓器晶片外部有接負載電容(Cout = 10μF ; RESR = 1Ω)時，在不同負載 電流下的open-loop AC response………....57

圖 4.21: 穩壓器輸出端有寄生電容(Cout = 100 pF)時，在不同負載電流下的 open-loop AC response………....58

圖 4.22: 穩壓器晶片外部沒有接負載電容時的電源拒斥比………..58

圖 4.23: LDO Regulator 晶片微型照相圖……….60

圖 4.24: LDO Regulator 量測電路板……….60

圖 4.25: 印刷電路板佈局圖………..61

圖 4.26: 穩壓器的輸出電壓與負載電流之關係………..62

圖 4.27: 穩壓器的輸出電壓與輸入電壓之關係………..62 圖 4.28: 穩壓器晶片外部沒有接負載電容時，電源電壓 1.8 V 與 3.8 V 脈衝切

換，量測輸出電壓的線上暫態響應………..63

圖 4.29: 穩壓器晶片外部有接負載電容(Cout = 1μF)時，電源電壓 1.8 V 與 3.8 V 脈衝切換，量測輸出電壓的線上暫態響應………..63

圖 4.30: 穩壓器晶片外部有接負載電容(Cout = 10μF)時，電源電壓 1.8 V 與 3.8 V 脈衝切換，量測輸出電壓的線上暫態響應………..63

圖 4.31: 穩壓器晶片外部沒有接負載電容時，負載電流脈衝從 0 mA 上升到 100 mA，量測輸出電壓的暫態響應………64

圖 4.32: 穩壓器晶片外部有接負載電容(Cout = 1μF)時，負載電流脈衝從 0 mA 上 升到100 mA，量測輸出電壓的暫態響應……….64

圖 4.33: 穩壓器晶片外部有接負載電容(Cout = 10μF)時，負載電流脈衝從 0 mA 上升到100 mA，量測輸出電壓的暫態響應……….64

圖 4.34: 穩壓器晶片外部沒有接負載電容時，負載電流脈衝從 100 mA 下降到 0 mA，量測輸出電壓的暫態響應………65

圖 4.35: 穩壓器晶片外部有接負載電容(Cout = 1μF)時，負載電流脈衝從 100 mA 下降到0 mA，量測輸出電壓的暫態響應……….65

圖 4.36: 穩壓器晶片外部有接負載電容(Cout = 10μF)時，負載電流脈衝從 100 mA 下降到 0 mA，量測輸出電壓的暫態響應………..65

圖 4.37: 穩壓器晶片外部沒有接負載電容時，當輸入電壓含有 100 kHz、200 mV 峰對峰值的漣波雜訊，量測拒斥雜訊的能力………66

圖 4.38: 穩壓器晶片外部沒有接負載電容時，當輸入電壓含有 1 MHz、200 mV 峰對峰值的漣波雜訊，量測拒斥雜訊的能力………..66

圖 4.39: 穩壓器的電源拒斥比………..67

圖 4.40: 穩壓器之等效輸出雜訊………..67

圖 5.1: 產生正溫度係數電壓………..70

圖 5.2: 基本的能帶差參考電壓源………..71

圖 5.3: 可操作在低於一伏特供應電壓之能帶差參考電壓源………..72

圖 5.4: (a) 以 NMOS 當輸入級 (b) 以 PMOS 當輸入級………73

圖 5.5: 不需低臨界電壓元件即可操作在低於一伏特供應電壓之參考電壓源..73

圖 5.6: (a) VTH的溫度相依性 (b) 以 MOS 為基礎之參考電壓源……….74

圖 5.7: 參考電壓源方塊圖………..75

圖 5.8: 新的參考電壓源完整電路圖………..76

圖 5.9: 佈局前，以 TT corner 模擬參考電壓與溫度的關係……….78

圖 5.10: 佈局前，以 FF corner 模擬參考電壓與溫度的關係……….78

圖 5.11: 佈局前，以 SS corner 模擬參考電壓與溫度的關係……….78

圖 5.12: 佈局後，以 TT corner 模擬參考電壓與溫度的關係……….79

圖 5.13: 佈局後，以 FF corner 模擬參考電壓與溫度的關係……….79

圖 5.14: 佈局後，以 SS corner 模擬參考電壓與溫度的關係……….79

圖 5.15: 佈局前，模擬輸出參考電壓與供應電壓之關係………..80

圖 5.16: 佈局後，模擬輸出參考電壓與供應電壓之關係………..80

圖 5.17: 佈局前，模擬參考電壓源的電源拒斥比………..81

圖 5.18: 佈局後，模擬參考電壓源的電源拒斥比………..81

圖 5.19: 佈局前，模擬參考電壓的線上穩壓(Line regulation = ±0.057%/V)……82

圖 5.20: 佈局後，模擬參考電壓的線上穩壓(Line regulation = ±0.055%/V)……82

圖 5.21: CMOS 參考電壓源晶片微型照相圖………84

圖 5.22: 測量 CMOS 參考電壓源之電路板………..84

圖 5.23: 實驗架設測量溫度係數………85

圖 5.24: 實驗架設測量線上穩壓………..85

圖 5.25: 參考電壓與供應電壓之關係(trimming 前)………86

圖 5.26: 參考電壓與供應電壓之關係(trimming 後) (a) Vref ≈ 800 mV (b) Vref ≈ 700 mV………86

圖 5.27: 參考電壓的起始時間………..87

圖 5.28: 參考電壓源之等效輸出雜訊………..87

圖 5.29: 參考電壓源的電源拒斥比………..88

圖 5.30: 溫度係數………..88

表目錄

表 2.1: 各種導通元件的比較………..16

表 3.1: 穩壓器(I)模擬後的評估結果………..36

表 3.2: 穩壓器晶片(I)量測結果一覽………..44

表 4.1: 不同負載電流情況下的相位安全邊限與低頻迴路增益………..50

表 4.2: 穩壓器(II)模擬後的評估結果……….59

表 4.3: 穩壓器晶片(II)量測結果一覽……….68

表 5.1: CMOS 參考電壓源模擬之後評估的結果………..83

表 5.2: Trimming 前的參考電壓………..86

表 5.3: 參考電壓源的靜態電流………..87

表 6.1: 低壓降線性穩壓器比較一覽………..90

表 6.2: 參考電壓源比較一覽………..90

第一章

緒論

1.1 研究背景

隨著科技的進步，可隨身攜帶的電子產品需求量與日俱增。而且，近幾年 低壓降線性穩壓器(Low-Dropout Linear Regulator，簡稱 LDO Regulator)已被廣 泛的使用在可攜式電子產品上[1]，例如：PDA、MP3 player、cellular phone...

等。由於電子產品的電路系統上有許多不同的模組，所以需要很多種電壓位準 的直流供應電壓。於是，一個系統電路需用到多個穩壓電路，而穩壓IC 在電子 產品的效能及穩定特性中扮演很重要的腳色。

電源管理穩壓 IC 可區分成兩種類型：切換式功率轉換 IC 和線性電壓穩壓 IC [2]，[3]。切換式功率轉換 IC 有較高的輸出效率，然而因為 IC 內部數位訊號 切換的原因，也造成較大的輸出雜訊，這對於雜訊較敏感的系統電路來講是不 理想的，因為電路易受到干擾，例如: RF 應用電路、Audio 應用電路。基於這個 原因在很多情況下我們必須使用低壓降線性穩壓器，它具有穩定的輸出電壓、

低輸出雜訊及低靜態電流等優點。在設計上會我們希望達到低功率消耗，來增 加產品的待機時間與電池的使用時間。因此，低壓降線性穩壓器要設計能夠在 低電壓操作，同時也要有夠低的輸出電壓差(dropout voltage)減少壓降所產生的 功率散逸。設計較大的直流迴路增益(DC loop gain)值去得到較佳的線上穩壓 (Line regulation)及負載穩壓(Load regulator)，足夠的相位安全邊限以維持較佳的 穩定度，然而穩壓精確度、暫態響應與穩定度常常遭遇互相權衡取捨(trade-off) 的情況。

1.2 研究動機

由前述可知，我們爲了得到精確的輸出電壓位準也就是較高的線上穩壓和 負載穩壓，低壓降線性穩壓器必須設計有較高的迴路增益，由於目前可攜式電 子產品大多數要在低供應電壓操作，因此傳統使用疊接(cascode)方式來增加誤 差放大器增益的方式已不再可行，目前幾乎都是以串接(cascade)的方式為主 [4]。也就是在誤差放大器之後串上一個高擺幅(high swing)的第二級增益級，但 是低壓降線性穩壓器若是串接愈多級，它所產生的寄生電容貢獻的極點就越 多，會造成低壓降線性穩壓器不穩定，所以大部分都設計誤差放大器(Error amplifier)成為第一級增益級串接第二級增益級再串接 Power PMOS，總共三級 放大。此外，早期低壓降線性穩壓器的補償方式較不理想，它需要利用外部負 載電容的等效串聯電阻(equivalent series resistor，簡稱 ESR)達成頻率補償，但是 外部負載電容的ESR 值無法精確的控制，某些種類電容的 ESR 值較高，有些則 非常小，例如：陶瓷電容具有較低的ESR 大約為 10 mΩ 數量級而鉭質電容 ESR 約為100 mΩ，鋁質電解電容則是 1 ~ 10 Ω 的數量級，所以若使用傳統的電路，

當 ESR 很小時就無法產生有效的零點補償，低壓降線性穩壓器的輸出電壓就會 不穩定。此外部負載電容會佔去較多印刷電路板空間及增加零件成本。另外，

此電容值通常是μF 數量級，如此大的電容值不容易實現在系統單晶片內。在系 統單晶片裡面，穩壓電路輸出端看到的只有電源金屬層等效寄生電容。所以本 研究希望設計低壓降線性穩壓器能夠在無負載電容情況下，保持穩定的輸出電 壓。基於這些理由我們於是希望去設計低壓降線性穩壓器能在兩種情形下均能 穩定輸出電壓：一、有外部負載電容且 ESR 值可以有較大的範圍；二、無外部 負載電容的情況。

1.3 論文架構

本論文之研究內容包含電路架構設計、操作原理、數學公式推導、AC 分 析、DC 分析與暫態分析。總共有六章如下：第一章說明 LDO Regulator 發展現 況研究背景和敘述本研究動機與論文整體架構。第二章介紹LDO Regulator 的基 本操作原理及其各項規格與特性，接下來說明典型的 LDO Regulator 架構之組 成，進而探討早期已發表的文獻內容。第三章提出LDO Regulator 新的頻率補償 架 構 ， 補 償 電 路 包 含 兩 部 份 ， 分 別 是 是 增 強 型 主 動 回 授(Enhanced Active Feedback，簡稱 EAF)和內嵌式電阻電容(Embedded RC)電路。利用這種補償電 路，可以得到具有較寬的穩定度範圍。整個電路只需使用兩個很小的補償電容 即可達成頻率補償。同時可以設計有較高的迴路增益以得到較佳的負載穩壓與 線 上 穩 壓 。 第 四 章 提 出 具 有 快 速 暫 態 響 應 且 無 需 外 部 負 載 電 容 之 LDO Regulator。此 LDO Regulator 提供更好的迴轉率(slew rate)和較短的安定時間 (settling time)可大幅的改善負載暫態與線上暫態。同時也具有不需外部負載電 容就可以有好的輸出電壓穩定特性，可應用於系統單晶片或混合訊號積體電路 內部之穩壓。第五章提出一個可操作於一伏特供應電壓之小型 CMOS 參考電壓 源，其特性具有14 ppm/℃低溫度係數、對供應電壓變化不敏感和高的電源拒斥 比。於第六章對整篇論文下個總結，並列出所設計的電路與其他paper 的電路作 比較。

Chapter 2

低壓降線性穩壓器的基礎

2.1 低壓降線性穩壓器之簡介與應用

低壓降線性穩壓器(Low-Dropout Linear Regulator，簡稱 LDO Regulator)被內 建於各種電子系統裡面，用來降壓和提供非常精確而且低雜訊的穩定電壓[5]，

[6]，[7]。我們可以利用數個 LDO Regulator 來提供不同電壓位準給各子系統的 輸入/輸出電路(I/O circuit)與核心電路(core circuit)。圖 2.1 為典型 LDO Regulator 的功能方塊圖，通常是由導通元件(pass element)或功率電晶體(power PMOS)、

誤差放大器、參考電壓源和電阻回授網路所組成[8]。LDO Regulator 是一個閉迴 路組態，而且是串聯-並聯形式(series-shunt type)負回授。

圖2.1 典型 LDO Regulator 的功能方塊圖

基本操作原理如下：精確的電壓參考源連接到誤差放大器輸入的一端，誤 差放大器的另一端接到電阻回授網路，電阻回授網路感測LDO Regulator 輸出端 電壓的變化再與電壓參考源做比較，於是誤差放大器輸出誤差控制訊號去驅動

導通元件(Pass element)，進而控制輸出電流流至負載的大小，導通元件的行為 即是電壓控制電流源。此外，輸出電壓公式可寫成(2.1)式：

1 2

out ref

2

R + R V = V

× R (2.1) 設計給手持式行動電話、MP3 播放器、多媒體可攜式遊戲機等應用中，為 了保持好的音頻訊號，這類型的LDO Regulator 在音頻頻率(20Hz~20kHz)時需要 設計有高的PSRR 並降低雜訊。另外，RF 電路(LNA、PA、Mixer、VCO...等)也 需要使用具有低雜訊和高PSRR 的 LDO Regulator。行動電話電源管理方塊圖，

如圖2.2 所示。

圖2.2 行動電話電源管理方塊圖

LDO Regulator 會遭遇較差的轉換效率，因為轉換效率與輸入輸出的電壓差 成反比。然而，我們可以用一個簡單的方式來解決這個問題：使用切換式穩壓 器(Switching Regulator)串接 LDO Regulator，可消去切換突波(switching spike)和 漣波雜訊(ripple noise)，在較高的壓差時擁有更好的轉換效率，如圖 2.3 所示 [9]。加入切換式穩壓器可以大大地減少跨越在線性穩壓器的壓差，可以降低不 必要的功率損耗成為熱能。

Switching Regulator

圖2.3 實現高效率與低雜訊的穩壓方式

2.2 規格與特性

在此小節我們將一些專有名詞與定義做說明並且敘述其LDO Regulator 相關 特性，這些專有名詞包含：dropout voltage、load regulation、line regulation、

transient response、quiescent current、efficiency、power supply rejection ratio、

output noise、voltage accuracy[10]，[11]。

2.2.1 輸出電壓差(Dropout Voltage)

Dropout voltage 是 LDO Regulator 固有的特性，其定義為 LDO Regulator 仍 能保持輸出穩壓狀態之輸入電壓與輸出電壓的最小壓差，此壓差臨界點(dropout point)發生在輸入電壓非常接近輸出電壓時，當輸入電壓值低於壓差臨界點時，

LDO Regulator 即開始不在穩壓狀態，如圖 2.4 所示。

圖2.4 (a) LDO Regulator 輸出電壓差示意圖 圖 2.4(b)輸出電壓差範圍

2.2.2 負載穩壓(Load Regulation)

負載穩壓是指當負載電流變化時，對指定的輸出電壓所造成之影響及誤 差。負載穩壓值越小，代表LDO Regulator 在負載電流最大時，鎖定預期電壓值 的能力越強。通常以％/mA 或 μV/mA 為單位。定義如下：

out out

Load Regulation V I

= Δ

Δ (2.2) 假設輸出電流有小變化量ΔIout，此變化量會造成輸出電壓的改變：

out out Leq

V I R

Δ = Δ (2.3)

RLeq 是從輸出端看入的總輸出電阻，RLeq=(R1+R2)//RL。電阻回授網路感測輸出 電壓的變化±ΔVfb 乘上誤差放大器的增益(Aerr)與功率電晶體(Power PMOS)的轉 導(gmp)而產生±ΔIout (如圖 2.5)，因此：

× × =

+

2

out fb err mp out err mp

1 2

I = V A g V R A g

R R

⎛ ⎞

Δ Δ Δ ⎜ ⎟

⎝ ⎠ (2.4) 從(2.4)式可得到負載穩壓的公式：

out 1 2

out 2 err mp

V R + R 1

I = R A g

⎛ ⎞

ΔΔ ⎜⎝ ⎟⎠ (2.5)

從(2.5)式可知，若要得到好的負載穩壓則須增加誤差放大器的開迴路增益和功 率電晶體的轉導。但是，高的迴路增益同時也會有較高的單位增益頻率(unity gain frequency)，而引入其他高頻極點，電路不容易補償，LDO Regulator 會不 穩定。因此，在沒有特殊補償架構下，LDO Regulator 的穩壓強度與穩定度是互 相權衡取捨。

圖2.5 負載穩壓示意圖

2.2.3 線上穩壓(Line Regulation)

線上穩壓是指當輸入電壓改變時，對指定的輸出電壓所造成之影響及誤 差。線上穩壓值越小，代表LDO Regulator 在輸入電壓有較大變化時，鎖定預期 電壓值的能力越強。通常以％/V 或 μV/V 為單位。定義如下：

out in

Line Regulation V V

= Δ

Δ (2.6)

Leq

out in out

on Leq

V R V V

R R

= − Δ

+

^Leq _{in out Leq}

on Leq

R V I R

R R

= − Δ

+

^Leq in

(

)

on Leq

R V V V A g R

R R

= − −

+ (2.7)

+

fb 2 out

1 2

V R V

R R

= (2.8) 將(2.8)式代入(2.7)式可得：

+

Leq 2

out in out ref err mp Leq

on Leq 1 2

R R

V V V V A g R

R R R R

⎛ ⎞

= + −⎜⎝ − ⎟⎠

(

) (

)

+

1 2 Leq

in 1 2 err mp Leq ref

on Leq

1 2 err mp Leq 2

R R R

V R R A g R V

R R

R R A g R R + +

= +

( )

(

)

1 2 1 2

in ref

err mp 2 on Leq 2

R R R R

V V

A g R R R R

= +

+ (2.9) 因此，線上穩壓是穩態參數，頻率成分是可省略的。增加誤差放大器的直流開 迴路增益或功率電晶體的轉導可以增強線上穩壓。

2.2.4 暫態響應(Transient Response)

以數位電路應用而言，負載暫態是顯著地重要，當數位電路在做切換時，

LDO Regulator 應該要有能力快速的充放電。輸出電容儲存電位能量等效於輸出 電壓。理想的電容是可以即時地傳遞電流並且有無限的頻寬。電荷從電容轉移 至負載符合輸出電壓的落差，

out out

V Q C

Δ = Δ (2.10)

輸出電壓的變化量與電容成反比，因此增加輸出電容可以減少電壓漣波(voltage ripple)，當負載暫態遠快於增益頻寬積(gain-bandwidth product)時，此情況會更 明顯，此時導通元件或功率電晶體的行為像固定常數電流[12]，如圖 2.6。由 於，導通元件幾乎都設計大的轉導與電流，因此閘極端寄生電容會有較大值，

需設計誤差放大器能快速地驅動此寄生電容，增加偏壓電流才能增加迴轉率。

, . , bias err

g par

SR I

= C (2.11)

這是另一種取捨，為了得到好的暫態響應，我們需付出較多的偏壓電流，因而 增加功率消耗。需注意的是，迴路頻寬(loop bandwidth)越大所能容忍的負載暫 態時間就可以越短，可以容忍負載導通時的快速上昇時間與下降時間。

圖2.6(a) 暫態電路模型 圖 2.6 (b) 負載暫態波形詳圖

T1期間：

1

Load Load

dip Load e e

out b

I t dI

V I R L

C C dt

= Δ + +

+ (2.12) T1時間是由LDO Regulator 的頻寬和迴轉率所決定，我們可以設計較大頻寬和迴 轉率以減少T1時間幫助建少Vdip下降幅度，另外LDO Regulator 輸出端加上 Cout

也可以緩和Vdip下降幅度，或者可以使用較低ESR 與 ESL 值的電容也可減少 Vdip

下降幅度。由於在印刷電路板上佈局走線每一英吋大約增加 10nH 至 15nH，我 們在設計時，必須減少寄生電感值，較理想的方式是將LDO Regulator 外部的電 容擺置靠近穩壓器的輸出端與負載端，以減少等效串聯電感(Equivalent Series Inductance，簡稱 ESL)所造成的負向電壓突波。

T2、T5期間：

這一段是小訊號安定時間(Small-signal settling time)，若設計有足夠的相位安全 邊限，電壓訊號會較平滑不會有過多的抖動與震盪。安定時間的快慢正比於導 通元件或 power PMOS 對輸出電容充電的快慢。較大的頻寬可以有較短的暫態 時間並減少安定時間，當LDO Regulator 輸出端有接大電容時，暫態變化量會被 減少，但是卻會增加安定時間。

T3期間：

當LDO Regulator 輸出端的負載突然被移除(ILoad突然降為零)，誤差放大器的控 制訊號還來不及將 power PMOS 完全關掉，於是過度的電流注入輸出節點，而 造成正向電壓突波(Vpeak)：

3

Load Load

peak Load e e

out b

I t dI

V I R L

C C dt

= Δ + +

+ (2.13) T4期間：

由於Iout瞬間降為零，而輸出電壓又略高於指定的電壓值，因此輸出端經由電阻 回授網路開始放電，放電時間為Δt4。

( ) ( )

4

4

discharge out out b out out b

out 2

out b discharge ref

I t V C C V C C

V t R

C C I V

Δ Δ + Δ +

Δ = ⇒ Δ = =

+ (2.14)

2.2.5 靜態電流(Quiescent Current)

靜態電流是輸入電流與輸出電流的差，定義為：

q in out

I = I - I (2.15) 靜態電流包含下列電路之偏壓電流(能帶隙電壓參考源、偏壓電路、誤差放大 器、電阻回授網路...等)。LDO Regulator 通常使用雙載子電晶體(bipolar)或金氧 半場效電晶體(MOS)當作導通元件，以雙載子電晶體而言：

Ic = βIb (2.16)

β 是順向電流增益，Ic與Ib成正比。由於雙載子電晶體是電流驅動的元件，當負

載電流增加時，基極電流也會跟著增加，因此造成靜態電流的增加。以金氧半 場效電晶體而言，它是電壓驅動的元件，閘極端幾乎不會有電流流過。導通電 流之大小完全是由閘源極電壓所控制，在負載變動下其靜態電流幾乎維持常 數，如圖2.7 所示。

圖2.7 靜態電流與輸出電流關係

2.2.6 效率(Efficiency)

LDO Regulator 的轉換效率定義為輸出功率對輸入功率的比值：

( )

out out out

in q out in

P I V

P I I V

= =

η + (2.17) 基本上，Iout >> Iq ，Vdropout＝Vin－Vout ，η可以近似成下式：

in dropout 1 dropout out

in in in

V V V

V

V V V

≈ = − = −

η (2.18)

當 Vdropout 值越小，所得到的轉換效率就會較好，Vdropout值越大代表功率散逸越

大，輸出電流經過壓差時會有過多的功率散逸成熱能。

2.2.7 電源拒斥比(Power Supply Rejection Ratio)

電源拒斥比可簡稱 PSRR，又可稱為 ripple rejection。它是代表當輸入電壓 產生小變化時，LDO Regulator 阻止此變化至輸出電壓的能力。同時也是輸出端 AC 訊號對輸入端 AC 訊號的比值。定義如下：

( ) ( )

out dd

V f PSRR V f

= Δ

Δ (2.19)

圖2.8(a) 穩壓器的電源端加入小訊號 圖 2.8(b) 穩壓器的 PSRR 特性

最差的情況發生在最大RESR值與最低Cb值。可以在LDO Regulator 輸出端接上 大的輸出電容(含小的 ESR 值)以及增加旁路電容(bypass capacitor)來加強 PSRR 的能力。同時，設計較快速的誤差放大器也可加強PSRR。值得留意的是，較大 值的漣波電壓與PSRR 無關反而與線上穩壓有關。

2.2.8 輸出雜訊(Output Noise)

輸出雜訊電壓是當LDO Regulator 的輸入電壓很平穩而且沒有雜訊成份下，

去量測輸出電壓在100Hz 到 100kHz 頻率範圍的雜訊電壓均方根值(RMS)。主要 是 量 測 LDO Regulator 內 部 所 產 生 的 雜 訊 ， 輸 出 雜 訊 電 壓 典 型 值 範 圍 是 10μV-500μV。電壓參考源與誤差放大器是主要雜訊來源，我們可以連接旁路電 容於LDO Regulator 的參考電壓端點與輸出電壓端點，可以減少輸出雜訊。

Voltage Reference

Error

Amplifier Power

PMOS

Feedback Network

V_{on_REF} Vin_ER Vin_PT Von_LDO

圖2.9 輸出雜訊流程圖

2 2 2in_PT

on_REF in_ER 2 2 2

EA on_REF in_ER

2

on_LDO 2 2

V V V

A V V

V f f

⎛ ⎞

+ + ⎜⎝ ⎟⎠ +

= ≈ (2.20)

2.2.9 電壓精確度(Voltage Accuracy)

LDO Regulator 的精確度是 LDO Regulator 受到所有誤差因素的影響，造成 輸出電壓偏離原先規格電壓之誤差。精確度是受到下列誤差因素所影響：有限 的線上穩壓、有限的負載穩壓、電壓參考源漂移、誤差放大器電壓漂移、回授 電阻誤差量和電阻溫度係數。在單顆晶片相同電路中，有可能會出現不同元件 特性的變化以至於產生電壓漂移。這些不同特性包括傳導電流、臨界電壓、電 阻和電容。這些變化量來自於半導體製程中隨機因子與不均勻摻雜。

, , , ,

2 2 2 2

o ref o amp o res o temp

drift voltage= ΔV + ΔV + ΔV + ΔV (2.21)

ΔVo,ref是參考電壓源所造成的偏移電壓，如圖2.10。

1 2

,

2

o ref ref

R R

V V

R

Δ = + × Δ (2.22)

,

o ref ref

o ref

V V

V V

Δ Δ

= ± (2.23)

圖2.10 LDO Regulator 含有參考電壓漂移

ΔVo,amp 是誤差放大器所造成的偏移電壓，如圖2.11。

(

)

,

2 amp o amp

ER

V R R

V A R

Δ +

Δ = ± (2.24)

圖2.11 LDO Regulator 含有誤差放大器的偏移電壓

ΔVo,res是回授電阻網路所造成的偏移電壓，如圖2.12。

1 2

,

2 2

o res ref

R R

V V

R R

Δ + Δ Δ = ±

+ Δ (2.25)

圖2.12 LDO Regulator 考慮回授電阻的變異

圖2.13 各種誤差源造成輸出電壓不同

最後由圖2.13，我們可以歸納出精確度的公式如下

( )

( )

( )

_ _ , , , ,

100

100

2

o system o random

out

2 2 2 2

load reg line reg o ref o amp o res o temp

out

V V

Accuracy %

V

V V V V V V

V %

Δ + Δ

≈ ×

Δ + Δ + Δ + Δ + Δ + Δ

= ×

∑ ∑

(2.26)

2.3 低壓降線性穩壓器電路設計的相關考量

根據LDO Regulator 導通元件的種類，可以將 LDO Regulator 架構分類[8]。

我們大致可以分成五個類型：NPN-Darlington、NPN、PNP、NMOS、PMOS。

導通元件由功率電晶體組成，而不同架構的區別在於輸出電壓差與靜態電流。

以NPN Darlington 架構當輸出級，NPN Darlington 前面接上 PNP buffer 比 起 單 顆 BJT 功率電晶體而言，可以有較少的驅動電流和靜態電流，NPN Darlington 的輸出電壓差為：

( ) 2 1.6 2.5

drop ce sat BE

V =V + V ≈ ∼ V (2.27) 輸入輸出電壓差基本上至少需要1.6V 才能正常工作，但以普通的 LDO Regulator 而言，至少都設計低於0.5V，”輸出電壓差”很大為此架構之主要缺點。

以NPN 架構當輸出級，是以 PNP 電晶體驅動 NPN 功率電晶體，比起單顆 BJT 功率電晶體而言，可以有較少的驅動電流和靜態電流，此架構早期廣泛的 使用於LDO Regulator，NPN 的輸出電壓差為：

( ) 0.9

drop ce sat BE

V =V +V ≥ V (2.28)

PNP 架構當輸出級是以單顆 PNP 功率電晶體完成，其基極電流直接正比於 輸出電流和電流增益的大小。PNP LDO Regulator 的靜態電流大於 NPN LDO Regulator。PNP LDO Regulator 的優點是”輸出電壓差”很小：

( ) 0.15 0.4

drop ce sat

V =V ≈ ∼ V (2.29) 以 NMOS 架構當輸出級，當 NMOS 功率電晶體前面沒有接 charge pump 時，閘極電壓比輸入電壓低，此架構的”輸出電壓差”較高：

( ) 0.9

drop ds sat gs

V =V +V ≈ V

然而，一些paper 提出利用 charge pump 電路去增加閘極的驅動電壓[7]，輸 出電壓差沒有被Vgs所限制，在此方法下可達到低的輸出電壓差，但是我們仍需 要考量可能會遇到雜訊的問題。

( ) 0.2 0.4

drop ds sat

V =V ≈ ∼ V (2.30) 使用NMOS 當導通元件的好處是 NMOS 接成源極隨耦器，由於它的輸出阻抗較 低，當負載電流改變時，輸出極點僅會輕微的改變。因此，此架構的 LDO Regulator 有較寬的頻寬而且比較不會遭遇嚴重的穩定度問題。

另外一種架構是使用PMOS 當輸出級，它的輸出電壓差是根據 PMOS 功率 電晶體的導通電阻與輸出電流而定，優點是”輸出電壓差”較低，同時也有低的 靜態電流。由於導通電阻隨輸出電流而改變，因此輸出極點也會跟著改變，穩 定度的問題是我們需要去考量的。

drop Load on

V =I ×R (2.31)

圖2.14 各種型態的輸出級(導通元件)

表2.1 各種導通元件的比較

2.4 傳統低壓降線性穩壓器的頻率響應及穩定度分析

傳統的 LDO Regulator 最基本的補償方法就是利用主極點補償法，將 LDO Regulator 輸出端外接一個較大的負載電容。主要的特性是主極點被推到非常低 頻，而將其他的極零點都保持在單位增益頻率之外，如圖 2.15。所以最多只有 九十度的相位移，電路具有足夠的穩定度。缺點是LDO Regulator 需要外接較大 的負載電容，電路會有較小的頻寬，暫態切換速度慢，安定時間也被拉長。值 得注意的是，欲利用主極點補償法就必須在負載電流最大時(最糟的情況)去設 計所需的負載電容大小值，才會不會遭遇不穩定的條件。

圖2.15 大負載電容主極點補償法

傳統LDO Regulator 另一種較常見的補償方式是利用負載電容的 ESR 產生零 點作頻率補償[10]。為了去分析 LDO Regulator 的頻率響應及穩定度，必須將電 路閉迴路切斷成開回路狀態，理想的斷開點是從輸入看進去為高阻抗節點，也 就是誤差放大器的輸入端，如圖 2.16 所示。接下來畫出小訊號等效電路，如圖 2.17 所示。

圖2.16 典型 LDO Regulator AC 分析

圖2.17 典型 LDO Regulator 小訊號等效電路

從小訊號等效電路可導出開迴路增益轉移函數如下

1

1 2

( ) ^fb _{ma OA}// 1 _{mp out}

in PAR

V R

H s g R g Z

V sC R R

⎛ ⎞⎟

⎜ ⎟

= = ⋅⎜⎜⎜⎝ ⎟⎟⎠⋅ ⋅ ⋅ + (2.32) 其中 gma是誤差放大器的轉導，gmp是導通元件或功率電晶體的轉導，而 ROA是 誤差放大器的輸出阻抗，CPAR 是誤差放大器輸出端的總寄生電容，ROP 是導通 元件或功率電晶體的導通電阻，R1和 R2是回授電阻，COP是指旁路電容或是指 LDO Regulator 輸出端的寄生電容，而 Zout是從LDO Regulator 輸出端看到的總 輸出電阻。

(

)

// // // //

out OP ESR L

OP out

Z R R R R R

sC sC

⎛ ⎞⎟

⎜ ⎟

= + ⎜⎜⎜⎝ + ⎟⎟⎠ (2.33) 當Cout >>COP 則 Zout可近似於

( )

( ) ( )

1

1 1

OP out ESR

out

out OP OP ESR

R sC R

Z sC R sC R

≈ ⋅ +

+ ⋅ + (2.34) 我們假設ROP>>RESR，可求出極點與零點之近似式

1

1

2 2

out p

OP out out

f I

R C C

λ

π π

≈ ≈

⋅ ⋅ (2.35)

2

1

p 2

OA PAR

f ≈ π R C

⋅ (2.36)

3

1

p 2

ESR OP

f ≈ π R C

⋅ (2.37)

1

1

z 2

ESR out

f ≈ π R C

⋅ (2.38) 畫出波德圖：

圖2.18 典型 LDO Regulator 增益波德圖

從圖2.18 可知，傳統的 LDO Regulator 是利用外部電容的等效串聯電阻所產生的 左半平面零點 Z1來作極零點互消減少相位移，此零點只有一區段的穩定範圍，

因此 RESR的值受到限制。當 RESR太大時，Z1和 P3值就會降低，位置往低頻移 動，最後 P3 位於單位增益頻率裡面，因此系統相位邊限就會不夠。另外，當 RESR太小時，Z1和P3值就會增加，位置往高頻移動，於是Z1會超過單位增益頻 率，因此系統相位安全邊限也會不夠。

2.5 文獻回顧

迄今，關於共源極低壓降線性穩壓器設計在不需負載電容時仍可以保持穩 定之技術，已經有幾篇論文發表於IEEE 期刊。共源極輸出級的穩壓器遭遇共通 的問題點，追蹤補償輸出極點變化不容易或是在高負載阻抗時穩定度不夠。一 個發表此類的期刊是由Ka Nang Leung 所提出，他使用 DFC 類比電路去產生一 個固定的內部主極點[13]，由 Cm1構成的主極點位於誤差放大器的輸出端，電路 架構示於圖2.19。

圖2.19 參考文獻[13]所提出的補償架構圖

(a) (b)

圖2.20 迴路增益 (a)當 Cout ≠ 0 而 IL = 0 (b)當 Cout ≠ 0 而 IL ≠ 0

圖2.20(a)是穩壓器的輸出端有接負載電容而且負載電流等於零的情況，是 利用零點Zf與Ze去抵銷Pc(複數極點)。回授電阻與 Cm3所形成的極點Pf設計在 高於單位增益頻率。圖2.20(b)是穩壓器的輸出端有接負載電容而且負載電流不 等於零的情況，當負載電流增加時，複數極點會變成一個新的極點P2，此時是

利用零點Zf去與P2抵銷，高頻極點仍位於單位增益頻率之外。

圖2.21 迴路增益，當 Cout = 0 而 IL ≠ 0。

圖 2.21 是穩壓器的輸出端沒有接負載電容而且負載電流不為零的情況，在 迴路頻寬內有兩個極點一個零點，主要是利用零點 Zf 來作補償。其他的高頻極 點都位於單位增益頻率之外。此架構遭遇兩個問題：第一，Pf和 Zf 都是由 Cm3

和回授電阻所組成，Pf和 Zf的位置受限於回授電阻的選擇，大大地減少補償的 效果。第二，零點是固定的但是輸出極點是隨負載而變動。沒有負載電流時，

電路會不穩定，此電路架構的負載電流須大於1 mA～10 mA，以維持電路之穩 定度。

另一篇期刊是由 Peter Hazucha 所提出[14]。在很多可攜式電子產品的應用 上，穩壓器需要設計具有很小的靜態電流，例如小於1%的負載電流。問題是低 靜態電流相對的會使暫態響應變慢。作者的目標是將低壓降線性穩壓器與耦合 電容整合在多電壓位準之微處理器晶片上，因此需要更快入的負載暫態。作者 利用90 nm 邏輯製程去完成小面積的 MOS 電容，雖然 1 nF 薄閘極氧化電容會有 mA 等級的漏電，但是微處理器更在意的是：在沒有外部負載電容的情況下，

穩壓器具有非常快速的暫態響應。而且，mA 等級的漏電是微處理器可接受的 範圍。最後量測的結果是在100 mA 的負載切換下，輸出電壓僅變換 90 mV，而 快速暫態時間為0.54 ns。

Embedded RC Block Enhanced Active Feedback block

Chapter 3

具有高穩定度與高精確度之低壓降線性穩 壓器

3.1 提出新的低壓降線性穩壓器之補償技術

3.1.1 電路架構

我們設計增強型主動回授(Enhaced Active Feedback，簡稱 EAF)頻率補償架 構在低壓降線性穩壓器上，如圖3.1。

圖3.1 具有寬穩定度之低壓降線性穩壓器

整個穩壓器架構可以看成三個增益級放大器去驅動一個大的電容性負載。

第一級設計成一個高增益誤差放大器，使用摺疊疊接(folded cascode)組態，增 強 輸 出 阻 抗 以 得 到 更 高 的 增 益 ， 也 具 有 較 大 的 輸 入 訊 號 動 態 範 圍 (input common –mode range，簡稱 ICMR)。第一級提供大約 60dB 的增益，第二級提供 高訊號擺幅的增益級約25dB，第三級也就是輸出級，由功率電晶體 PMOS 的轉 導與輸出電阻所構成，輸出級的增益量與 I 成反比。所設計的增益分配為_L

1 2

V V PO

A >A >A ，這樣有一個優點，可以避免雜訊順向逐級地被放大。第一級為 負的gm，第二級為正的gm，輸出級為負的gm，電阻回授網路回授訊號到誤差放 大器的Vin(-)端，整個系統是負回授組態。

頻率補償電路包含兩個部份：增強型主動回授區塊和內嵌式RC 區塊。增強 型主動回授電路將補償電容Ck1多乘上兩級增益因子，使得主極點移至更低頻與 第二個極點保持足夠的距離，同時也產生一個左半平面零點在中頻處做極零點 互消之補償。另外，當穩壓器輸出端沒有接負載電容而且為輕載、頻寬很大 時，內嵌式RC 電路主要作用於高頻處產生極零點對減少相位移。整個電路的兩 個補償電容相加只需要 6 pF，方便整合入穩壓器晶片中，也可以減少對迴轉率 及暫態響應造成之影響。詳細電路如圖3.2 所示。

圖3.2 所提出的低壓降線性穩壓器完整電路圖

3.1.2 頻率響應與小訊號分析

穩壓器使用負回授迴路去保持輸出電壓的固定。相位移沿著迴路路徑而有 所不同，而相位移的量即決定迴路的穩定性。接下來針對所提出的穩壓器來分 析迴路穩定度，於是我們開始小訊號模型之探討。畫出小訊號等效電路後，經 由假設與簡化近似，可以推導出迴路轉移函數，從轉移函數、極零點位置和波 德圖中去得到迴路頻寬、穩定度法則和設計的考量點。圖3.3 是穩壓器的小訊號 等效電路。

Vin

g_m1V_in ro1 g_m2V_o1 ro2 c_g

r_ok g_mk2V_o1 Ck1

Rk1

gmpVo2 r_op

Cout

R_ESR V_out

Vo1 V_o2

Rin

ct1

rot

gmk1Vo2

R₁

R₂ Vfb

圖3.3 所提出的低壓降線性穩壓器小訊號等效電路

小訊號等效電路中的gm1、gm2和gmp分別代表第一級轉導、第二級轉導和輸 出級轉導。ro1、ro2 和 rop 分別代表第一級輸出電阻、第二級輸出電阻和 Power PMOS 的導通電阻。Cg是由Power PMOS 的閘極端與第二級輸出端所貢獻的總 寄生電容。gmk1和gmk2是增強型主動回授補償電路中電晶體Mk1和Mk2的轉導。

rok是由 Mk1和 Mk2汲端看入的小訊號等效電阻。Ct1、Ck1和 Rk1是補償電阻電 容。rot是由Mt1與Mt2所組成的小訊號等效電阻。

推導轉移函數之前，為了簡化繁雜的推導公式，在不影響精確下，我們必 須假設一些條件以求得轉移函數，條件假設如下：

1) 每一級的增益都大於一，即 gmiRoi >>1。

2) 負載電容與補償電容遠大於每一級輸出端的寄生電容 (除了 Cg 以外，因為 Power PMOS 是設計成非常大尺寸的電晶體，所以閘極端的寄生電容值為 pF 等 級，不可忽略)。

3) 忽略級與級之間的耦合電容。

A. 當穩壓器輸出端有接負載電容時：

經由小訊號等效電路推導出來的轉移函數如下式，

( )

( ) ( ) ( )

( )

DC k1 k1 ok out ESR

V cap

out op ESR

-3dB

A 1+ sC R + r 1+ sC R

A s

1+ s 1+ sC r + R P

⎡ ⎤

⎣ ⎦

≈ ⎛⎜⎝ ⎞ ⎡⎟ ⎣⎠ ⎤⎦

(3.1)

DC m1 o1 m2 o2 mp op 2

1 2

A = g r g r g r R

R + R

⎛ ⎞

⎜ ⎟

⎝ ⎠ (3.2)

-3dB 1

k1 mk1 m2 ok O1 O2

P = P = 1

C g g r r r (3.3)

( )

2

out op ESR

P = 1

C r + R (3.4)

m1 mp op 2

k1 mk1 ok 1 2

g g r R GBW =

C g r R + R

⎛ ⎞

⎜ ⎟

⎝ ⎠ (3.5)

觀察轉移函數我們可以得到主要的極點、零點位置與增益頻寬之關係，再畫出 開迴路增益波德圖，如圖3.4 所示。

0dB Freq.

|L(jω)|

P1' P1

IL=10mA

IL=100mA

when COUT=1 F;RESR=0.1

139kHz 333kHz P2

P₂'

Z1' Z₁

Pothers

Z₂ Z2'

圖3.4 所提出的穩壓器迴路增益，當 Cout ≠ 0。

在單位增益頻率內有兩個極點，其他高頻極點大於三倍的迴路頻寬，與傳統的 穩壓器不同之處為主極點已不再是由負載電容(Cout)所控制，反而是由補償電容 (Ck1)所控制，負載電容(Cout)構成第二個極點仍位於單位增益頻率之內。當等效 串聯電阻(RESR)很小時，RESR 所產生的零點 Z2 會超過單位增益頻率。即使如 此，電路仍然還有一個由 Ck1所形成之零點(Z1)來做補償，系統仍然是穩定的。

另一種情況是當 RESR比較較大時，Z2會落在單位增益頻率之內，相位安全邊限 會更多，穩定度會更好。