論文架構

Regulator。此 LDO Regulator 提供更好的迴轉率(slew rate)和較短的安定時間 (settling time)可大幅的改善負載暫態與線上暫態。同時也具有不需外部負載電

Chapter 2

低壓降線性穩壓器的基礎

2.1 低壓降線性穩壓器之簡介與應用

低壓降線性穩壓器(Low-Dropout Linear Regulator，簡稱 LDO Regulator)被內 建於各種電子系統裡面，用來降壓和提供非常精確而且低雜訊的穩定電壓[5]，

[6]，[7]。我們可以利用數個 LDO Regulator 來提供不同電壓位準給各子系統的 輸入/輸出電路(I/O circuit)與核心電路(core circuit)。圖 2.1 為典型 LDO Regulator 的功能方塊圖，通常是由導通元件(pass element)或功率電晶體(power PMOS)、

誤差放大器、參考電壓源和電阻回授網路所組成[8]。LDO Regulator 是一個閉迴 路組態，而且是串聯-並聯形式(series-shunt type)負回授。

圖2.1 典型 LDO Regulator 的功能方塊圖

基本操作原理如下：精確的電壓參考源連接到誤差放大器輸入的一端，誤 差放大器的另一端接到電阻回授網路，電阻回授網路感測LDO Regulator 輸出端 電壓的變化再與電壓參考源做比較，於是誤差放大器輸出誤差控制訊號去驅動

導通元件(Pass element)，進而控制輸出電流流至負載的大小，導通元件的行為 需要使用具有低雜訊和高PSRR 的 LDO Regulator。行動電話電源管理方塊圖，

如圖2.2 所示。

圖2.2 行動電話電源管理方塊圖

LDO Regulator 會遭遇較差的轉換效率，因為轉換效率與輸入輸出的電壓差 成反比。然而，我們可以用一個簡單的方式來解決這個問題：使用切換式穩壓 器(Switching Regulator)串接 LDO Regulator，可消去切換突波(switching spike)和 漣波雜訊(ripple noise)，在較高的壓差時擁有更好的轉換效率，如圖 2.3 所示

2.2 規格與特性

在此小節我們將一些專有名詞與定義做說明並且敘述其LDO Regulator 相關 特性，這些專有名詞包含：dropout voltage、load regulation、line regulation、

transient response、quiescent current、efficiency、power supply rejection ratio、

output noise、voltage accuracy[10]，[11]。

2.2.1 輸出電壓差(Dropout Voltage)

Dropout voltage 是 LDO Regulator 固有的特性，其定義為 LDO Regulator 仍 能保持輸出穩壓狀態之輸入電壓與輸出電壓的最小壓差，此壓差臨界點(dropout point)發生在輸入電壓非常接近輸出電壓時，當輸入電壓值低於壓差臨界點時，

LDO Regulator 即開始不在穩壓狀態，如圖 2.4 所示。

圖2.4 (a) LDO Regulator 輸出電壓差示意圖 圖 2.4(b)輸出電壓差範圍

2.2.2 負載穩壓(Load Regulation)

負載穩壓是指當負載電流變化時，對指定的輸出電壓所造成之影響及誤

RLeq 是從輸出端看入的總輸出電阻，RLeq=(R1+R2)//RL。電阻回授網路感測輸出

2.2.3 線上穩壓(Line Regulation)

線上穩壓是指當輸入電壓改變時，對指定的輸出電壓所造成之影響及誤

^Leq _{in out Leq}

2.2.4 暫態響應(Transient Response)

以數位電路應用而言，負載暫態是顯著地重要，當數位電路在做切換時，

這是另一種取捨，為了得到好的暫態響應，我們需付出較多的偏壓電流，因而

T3期間：

discharge out out b out out b

out 2

2.2.5 靜態電流(Quiescent Current)

靜態電流是輸入電流與輸出電流的差，定義為：

2.2.6 效率(Efficiency)

2.2.7 電源拒斥比(Power Supply Rejection Ratio)

電源拒斥比可簡稱 PSRR，又可稱為 ripple rejection。它是代表當輸入電壓 大的輸出電容(含小的 ESR 值)以及增加旁路電容(bypass capacitor)來加強 PSRR 的能力。同時，設計較快速的誤差放大器也可加強PSRR。值得留意的是，較大 值的漣波電壓與PSRR 無關反而與線上穩壓有關。

2.2.8 輸出雜訊(Output Noise)

V_{on_REF} Vin_ER Vin_PT Von_LDO

圖2.9 輸出雜訊流程圖

2.2.9 電壓精確度(Voltage Accuracy)

LDO Regulator 的精確度是 LDO Regulator 受到所有誤差因素的影響，造成 輸出電壓偏離原先規格電壓之誤差。精確度是受到下列誤差因素所影響：有限

圖2.10 LDO Regulator 含有參考電壓漂移

圖2.13 各種誤差源造成輸出電壓不同

根據LDO Regulator 導通元件的種類，可以將 LDO Regulator 架構分類[8]。

我們大致可以分成五個類型：NPN-Darlington、NPN、PNP、NMOS、PMOS。

導通元件由功率電晶體組成，而不同架構的區別在於輸出電壓差與靜態電流。

以NPN Darlington 架構當輸出級，NPN Darlington 前面接上 PNP buffer 比 起 單 顆 BJT 功率電晶體而言，可以有較少的驅動電流和靜態電流，NPN Darlington 的輸出電壓差為：

( ) 2 1.6 2.5

drop ce sat BE

V =V + V ≈ ∼ V (2.27) 輸入輸出電壓差基本上至少需要1.6V 才能正常工作，但以普通的 LDO Regulator 而言，至少都設計低於0.5V，”輸出電壓差”很大為此架構之主要缺點。

以NPN 架構當輸出級，是以 PNP 電晶體驅動 NPN 功率電晶體，比起單顆 BJT 功率電晶體而言，可以有較少的驅動電流和靜態電流，此架構早期廣泛的 使用於LDO Regulator，NPN 的輸出電壓差為：

( ) 0.9

drop ce sat BE

V =V +V ≥ V (2.28)

PNP 架構當輸出級是以單顆 PNP 功率電晶體完成，其基極電流直接正比於 輸出電流和電流增益的大小。PNP LDO Regulator 的靜態電流大於 NPN LDO Regulator。PNP LDO Regulator 的優點是”輸出電壓差”很小：

( ) 0.15 0.4

表2.1 各種導通元件的比較

2.4 傳統低壓降線性穩壓器的頻率響應及穩定度分析

傳統的 LDO Regulator 最基本的補償方法就是利用主極點補償法，將 LDO Regulator 輸出端外接一個較大的負載電容。主要的特性是主極點被推到非常低 頻，而將其他的極零點都保持在單位增益頻率之外，如圖 2.15。所以最多只有 九十度的相位移，電路具有足夠的穩定度。缺點是LDO Regulator 需要外接較大 的負載電容，電路會有較小的頻寬，暫態切換速度慢，安定時間也被拉長。值 得注意的是，欲利用主極點補償法就必須在負載電流最大時(最糟的情況)去設 計所需的負載電容大小值，才會不會遭遇不穩定的條件。

圖2.15 大負載電容主極點補償法

傳統LDO Regulator 另一種較常見的補償方式是利用負載電容的 ESR 產生零 LDO Regulator 輸出端的寄生電容，而 Zout是從LDO Regulator 輸出端看到的總 輸出電阻。

(

_{1 2}

)

^{1 1}

2.5 文獻回顧

迄今，關於共源極低壓降線性穩壓器設計在不需負載電容時仍可以保持穩 定之技術，已經有幾篇論文發表於IEEE 期刊。共源極輸出級的穩壓器遭遇共通 的問題點，追蹤補償輸出極點變化不容易或是在高負載阻抗時穩定度不夠。一 個發表此類的期刊是由Ka Nang Leung 所提出，他使用 DFC 類比電路去產生一 個固定的內部主極點[13]，由 Cm1構成的主極點位於誤差放大器的輸出端，電路 架構示於圖2.19。

圖2.19 參考文獻[13]所提出的補償架構圖

(a) (b)

圖2.20 迴路增益 (a)當 Cout ≠ 0 而 IL = 0 (b)當 Cout ≠ 0 而 IL ≠ 0

圖2.20(a)是穩壓器的輸出端有接負載電容而且負載電流等於零的情況，是 利用零點Zf與Ze去抵銷Pc(複數極點)。回授電阻與 Cm3所形成的極點Pf設計在 高於單位增益頻率。圖2.20(b)是穩壓器的輸出端有接負載電容而且負載電流不 等於零的情況，當負載電流增加時，複數極點會變成一個新的極點P2，此時是

利用零點Zf去與P2抵銷，高頻極點仍位於單位增益頻率之外。

Embedded RC Block Enhanced Active Feedback block

Chapter 3

具有高穩定度與高精確度之低壓降線性穩 壓器

3.1 提出新的低壓降線性穩壓器之補償技術

3.1.1 電路架構

我們設計增強型主動回授(Enhaced Active Feedback，簡稱 EAF)頻率補償架 構在低壓降線性穩壓器上，如圖3.1。

圖3.1 具有寬穩定度之低壓降線性穩壓器

整個穩壓器架構可以看成三個增益級放大器去驅動一個大的電容性負載。

第一級設計成一個高增益誤差放大器，使用摺疊疊接(folded cascode)組態，增 強 輸 出 阻 抗 以 得 到 更 高 的 增 益 ， 也 具 有 較 大 的 輸 入 訊 號 動 態 範 圍 (input common –mode range，簡稱 ICMR)。第一級提供大約 60dB 的增益，第二級提供 高訊號擺幅的增益級約25dB，第三級也就是輸出級，由功率電晶體 PMOS 的轉 導與輸出電阻所構成，輸出級的增益量與 I 成反比。所設計的增益分配為_L

1 2

Vin

DC m1 o1 m2 o2 mp op 2

B. 當穩壓器輸出端沒有接負載電容時：

圖3.6 所提出的穩壓器迴路增益，當 Cout = 0 而 IL = 100 mA。

沒有負載電容(Cout)所產生的低頻極點時，迴路頻寬會變大。於是我們設計負載 電流較小時(輕載)，迴路頻寬內有四個極點和三個左半平面的零點，其他更高 頻極點大於三倍的單位增益頻率。另一種情況是，當負載電流較大時(重載)，

迴路頻寬內有三個極點和兩個左半平面的零點，其他更高頻極點大於十倍的單 位增益頻率。因此，所提出的穩壓器在沒有外接負載電容下，可以維持好的穩 定度。設計更高的相位安全邊限可以避免穩壓器在電源啟動或是暫態切換時，

所造成不穩定震盪的現象。

3.1.3 模擬迴路增益的方法

一個回授電路的穩定度，通常取決於它的增益大小和相位安全邊限[15]。

而這可以從開迴路轉移函數和波德圖所得到。我們使用 HSPICE simulator 來模 擬迴路增益，連接方式如圖3.7 所示。大電感用來提供直流回路路徑，阻絕交流 訊號，提供誤差放大器輸入端的直流運算點可以讓穩壓器維持正常的閉迴路組 態。大電容用來耦合交流測試訊號至誤差放大器的輸入端，它不會影響直流操 作。設計電感與電容值要非常大，例如L ≧ 10⁹ H、C ≧ 10⁹ F，它允許 AC 測量 時降至非常低頻。

圖3.7 模擬迴路增益的連接方式

V²n_ER

3.2 模擬結果

a) Dropout region

圖3.10 在不同的 Process corners 情況下的 Dropout voltage

b) Loop gain & Phase

圖3.11 穩壓器晶片外部沒有接負載電容且 IL(Iout) = 10 mA 時的頻率響應 SS 80

TT 25 FF 0

圖3.12 穩壓器晶片外部沒有接負載電容且 IL(Iout) = 100 mA 時的頻率響應

圖3.13 穩壓器晶片外部有接負載電容(Cout = 1μF ; RESR = 0.1Ω)且 IL(Iout) = 10 mA 時的頻率響應

圖3.14 穩壓器晶片外部有接負載電容(Cout = 1μF ; RESR = 0.1Ω)且 IL(Iout) = 100 mA 時的頻率響應

圖3.15 穩壓器晶片外部有接負載電容(Cout = 1μF ; RESR = 0.01Ω)且 IL(Iout) = 10 mA 時的頻率響應

圖3.16 穩壓器晶片外部有接負載電容(Cout = 1μF ; RESR = 0.01Ω)且 IL(Iout) = 100 mA 時的頻率響應

c) Load transient responses

圖3.17 穩壓器晶片外部沒有接負載電容時，負載電流脈衝從 1 mA 上升到 100 mA，測試輸出電壓的暫態響應。

圖3.18 穩壓器晶片外部有接負載電容(Cout = 1μF ; RESR = 0.1Ω)時，負載電流脈 衝從1 mA 上升到 100 mA，測試輸出電壓的暫態響應。

圖3.19 穩壓器晶片外部有接負載電容(Cout = 1μF ; RESR = 0.01Ω)時，負載電流脈 衝從1 mA 上升到 100 mA，測試輸出電壓的暫態響應。

d) Line transient responses

圖3.20 穩壓器晶片外部沒有接負載電容時，電源電壓脈衝從 1.8 V 上升到 4.8 V (IL = 50 mA)，測試輸出電壓的暫態響應。

圖3.21 穩壓器晶片外部有接負載電容(Cout = 1μF ; RESR = 0.1Ω)時，電源電壓脈 衝從1.8 V 上升到 4.8 V (IL = 50 mA)，測試輸出電壓的暫態響應。

圖3.22 穩壓器晶片外部有接負載電容(Cout = 1μF ; RESR = 0.01Ω)時，電源電壓脈 衝從1.8 V 上升到 4.8 V (IL = 50 mA)，測試輸出電壓的暫態響應。

e) Power-supply-rejection-ratio

圖3.23 當穩壓器晶片外部沒有接負載電容時的電源拒斥比 IL=0

IL=100mA

圖3.24 當穩壓器晶片外部有接負載電容(Cout = 1μF ; RESR = 0.1Ω)時的電源拒斥 比

f) 預計規格列表

表3.1 穩壓器(I)模擬後的評估結果 IL=0 IL=100mA

3.3 晶片佈局圖與電路板

圖3.25 穩壓器晶片微型照相圖

圖3.25 穩壓器晶片微型照相圖

在文檔中 使用新頻率補償技術並具有高穩定度與高精確度之 低壓降線性穩壓器 (頁 18-0)