文獻回顧

回顧近幾年其他團隊所發表的期刊論文，包括單晶的 Gate-All-Around 場效電晶體 以及多晶矽奈米線薄膜電晶體相關的論文，為了分析了解其實驗步驟流程，參數的定義 及量測，並從中比較論文的優缺點，作為本研究的依據。

首先第一篇是2006 IEEE[2]，主要是模擬兩種單晶雙閘極(Double Gate)與環繞式閘

極(Gate All Around)電晶體，並比較GAA的優越電性。其閘極長度(Gate Length)為30 nm，

寬度與高度分別為20 nm及40 nm，閘氧化層為3 nm，兩者的尺寸(Dimension)皆一樣，如 圖1-1所示，模擬結果發現，GAA結構的次臨界斜率(S.S.)小於DG結構，差6.5 mV/dec，

並非小很多，因為元件尺寸非常小的關係。且在不同的V_d(0.1 V , 1 V)下可以看出GAA 結構的DIBL小於DG結構，電導率(Gm)也大於DG結構，如圖1-2所示。隨著閘極長度越 短，DG結構比GAA結構的V_th下降程度嚴重。因此顯示出GAA結構有抑止短通道效應的 能力，適合微縮元件下使用的結構。

圖1-1、元件結構圖[2]。

圖1-2、DG與GAA電性比較[2]。

圖1-3、TEM結構圖[3]。

另一篇2006 IEEE EDL[3]的文章為新加坡大學一個非常強的團隊所發表，利用KrF 曝光源曝出線寬50 nm，長度140-1000 nm的奈米線，之後以五小時的乾氧化作Thinning，

1:25 DHF濕蝕刻移除乾氧化層，做出小於5 nm奈米線的GAA CMOS元件，如圖1-3。文 中除了有非常理想的次臨界斜率(63 mV/dec)，以及幾乎零DIBL(10 mV/V)，如圖1-4，且 通道完全空乏，沒有很尖的邊角，使其無糾結效應。更強調元件對基底偏效應(Substrate Bias Effect)的完全免疫，所謂基底偏壓效應乃是當加不同的基底電壓，會導致元件V_th 的漂移，因為其多晶矽閘極可以完全遮蔽基底電場對元件通道的影響，使得Vth不漂移。

表1-1為這兩篇文章所整理出來的表格。

圖1-4、GAA電性[3]。

表 1-1、文獻回顧[2,3]參數比較和整理(單晶矽)。

DG 2006 IEEE

Nanotech.

GAA 2006 IEEE

Nanotech.

GAA 2006 IEEE

EDL

Lg(nm) 30 30 250

Channel Width(nm) 20 20 5

T_ox(nm) 3 3 9

Vth (V) -0.169 -0.158 0.05

S.S.(mV/dec) 85 78.5 63

DIBL(mV/V) 125.9 81.44 10

I_on(mA/µm) 2.96 3.54 1.5

第三篇則是 2004 APL[14]，利用 LDD 製程及多晶矽多通道奈米線薄膜電晶體，奈 米線為以電子束直寫(E-Beam)曝出 67 nm 的線寬，為 SPC 法及 Tri-Gate 結構，經過 NH₃ 電漿修補完通道的缺陷後，結果顯示 10 根的奈米線(多通道 MNC)TFT 的電特性比單根 微米線(SC)好，S.S.(110 mV/dec)遠小於單根通道，且零 DIBL，因為多通道結構暴露於 電漿環境的面積大，且奈米線易受完整的電漿修補。

圖1-5、元件結構圖[14]。

圖1-6、MNC與SC的Id-Vg電性比較[14]。

最後一篇 2006 IEEE TED[26]為 Spacer 三角結構的奈米線，結構有別於其他團隊，

閘極在最下方稱為 Side-Gate，S/D 在奈米線上面，此結構的優點為奈米線裸露在外面，

以利於生物感測應用，線寬為 21 nm，這也顯示 Spacer 技術為有能力達到非常小線寬的

製程。此為相當有創意的新穎結構，如圖 1-7 與 1-8 所示，文中也說明此結構用 SPC 方 法及經電漿修補後電性的改善，V_th 亦不受閘極長度縮短影響，有很好的載子遷移率。

表 1-2 為上述文獻[14,26]的整理表格。

圖1-7、奈米線元件結構圖[26]。

圖1-8、電漿處理前後的次臨界特性[26]。

表 1-2、文獻回顧[14,26]參數比較和整理(多晶矽)。

2006 IEEE TED

2004 APL SG

fresh

SG NH3-plasma

1 hr

Tri-gate NH3-plasma

1 hr, SC

Tri-gate NH3-plasma

1 hr, MNC

Lg (µm) 2 2 0.5 0.5

Channel Width(nm) 21 21 1000 67x10

T_ox(nm) 30 30 26 26

V_th (V) 7.27 2.54 -0.11 0.23

S.S.(mV/dec) 381 194 360 110

Mobility(cm²/Vs) 55 73 34.01 32.5

I_on/I_off 1.63x10⁷ 5.36x10⁷ 5.9x10⁷ 4.73x10⁸

DIBL(V/V) N.A. N.A. 0.4 0

第二章

奈米線製作流程與量測(Spacer nanowire)

上一章介紹了 GAA MOSFET 與奈米線薄膜電晶體的相關文獻與效應，在本章節會

氮化矽氧化層(Nitride Oxide)100 nm，當 Spacer 的材料，之後隨即以 Tel 5000 RIE 垂直 蝕刻 100 nm 深度，在 TEOS 四周的側壁留下氮化矽的殘留物(Spacer)，如圖 2-5。然後 在長條狀結構兩邊做出方形圖案的光阻，作為源極/汲極區，如圖 2-6。下一步驟需把中

間的 TEOS Block 用 BOE(1:7)蝕刻掉，只留下 Spacer 與兩邊的光阻當 Active Area Hard Mask，如圖 2-7，再以 TCP 9400(多晶矽乾式蝕刻機台)一併往下蝕刻 50 nm 深度，並預 估 5 nm Over Etching，如圖 2-8，之後再用硫酸與熱磷酸分別去掉光阻及氮化矽，奈米 線大致上就完成了，如圖 2-9，另外如果上面步驟沒將 TEOS Block 泡掉，蝕刻出來的會 是微米線，這個步驟須注意。奈米線完成後，經過 N2環境下的 24 小時 600℃爐管退火，

讓它長成晶粒比較大的多晶矽奈米線。

圖2-1、50 nm Poly Silicon 在氧化層上的結構圖。

圖2-2、沉積100 nm LPCVD TEOS Oxide。

圖2-3、光阻Pattern出長條圖形。

圖2-4、以光阻當Mask蝕刻出Bolck。

圖2-5、RIE垂直蝕刻後在側壁留下Spacer。

圖2-6、在兩邊以光阻Pattern出S/D的Mask。

圖2-7、將中間的TEOS Block移除掉。

圖2-8、以TCP 9400往下蝕刻下面50 nm的多晶矽Active area。

圖2-9、將Hard Mask 濕蝕刻移除完成奈米線製作。

2.3 奈米線 奈米線 奈米線 奈米線 SEM 及 及 及 及 AFM 量測 量測 量測 量測

以上是整個奈米線製作流程，為了清楚的了解奈米線的高度及寬度，我們拍了 SEM 及用 AFM 掃描出它的形貌來做確認。圖 2-10 為 Nitride Spacer Hard Mask，且中間 TEOS 已泡掉的 SEM 圖，從圖可看出 Nitride Spacer 的寬度為 77.7 nm。圖 2-11 為 AFM 圖，

兩邊尖角的地方為高度 108 nm 的 Nitride Spacer。

(a)

(b)

圖2-10、奈米線SEM圖(a)結構剖面圖，(b) Nitride Spacer SEM圖，(c) Nitride Spacer寬度 77.7 nm。

圖2-11、Nitride Spacer AFM圖。

77.7 nm

(c)

經過 TCP 9400 往下蝕刻後，並將 Nitride Spacer 移除的多晶矽奈米線為寬度 73.8 nm，如圖 2-12 所示。另外多晶矽奈米線的高度如圖 2-13 所示。由 AFM 所掃出來的高 度會比實際所長的薄膜還厚，是因為 Over Etching 的關係。

圖2-12、製作完成的73.8 nm奈米線。

圖2-13、多晶矽奈米線AFM圖，高度為59.7 nm。

73.8 nm

2.4 奈米線電性量測 奈米線電性量測 奈米線電性量測 奈米線電性量測

在量測之前，奈米線會先經過離子佈植 N⁺重摻雜(P31⁺, 20 keV, 5E15 cm^-2)，使兩端 於金屬電極形成歐姆接面(Ohmic Contact)，再送到爐管 950℃ 30 分鐘高溫活化，讓摻雜 原子回到晶格上，之後進黃光室曝光顯影，做出電極圖案，電極區域需不受光阻覆蓋，

應裸露，以利抬離(Lift-off)製程，然後使用熱蒸鍍(Thermal Coater)方法，鍍上 100 Å 的 鈦(Ti)及 1500 Å 厚的鋁(Al)，鈦金屬是為了增加附著力(Adhesion)。再利用抬離(Lift-Off) 的方式，先將試片泡在丙酮(ACE)約半小時，再用超音波震盪器振掉光阻，然後再用去 離子水(DI Water)清洗，電極的圖形就會震出來，即完成整個量測的準備工作。光罩圖 如圖 2-14 所示。

圖2-14、光罩結構圖。

圖 2-15 為從奈米線長度(Channel Length)10 µm 到 100 µm 的 I-V 電性量測，分別不 同根數，Large Pad(LP)是奈米線 100 根，Middle Pad(MP)是奈米線 50 根，Single Pad(SP) 是奈米線 2 根。奈米線呈現出一電阻的電性，總電阻(R)等於通道電阻(Channel Resistance) 加上與金屬接觸的接觸電阻(Contact Resistance)，如公式:

R=R

ch

+2R

c

(2-1)

因此從 I-V curve 可以看出經過 10²⁰ cm^-3濃度(劑量 5E15 cm^-2)摻雜後，通道電阻被大大

降低，使得多根的 LP 與 MP 呈現接觸電阻 Rc主宰(Rch<<2Rc)，電性為蕭基接觸(Schottky Contact)，根數多電流大，因此通道電阻低。反而是 SP 的電性(R_ch>>2R_c)呈通道電阻主 窄(Rch dominated)，為電阻接觸( Ohmic Contact)。另外隨著通道越長，LP 及 MP 的 Rch

越趨主宰，越接近 Ohmic Contact。

-1.0 -0.5 0.0 0.5 1.0

-1.0 -0.5 0.0 0.5 1.0

圖2-15、奈米線電性，S/D和Channel摻雜劑量為5E15 cm^-2。(a) Channel Length 10 µm，(b) Channel Length 25 µm，(c) Channel Length 50 µm，(d) Channel Length 100 µm。

為了改善 Contact 這個問題我們改為兩次摻雜，電極兩端摻雜 10²⁰ cm^-3濃度(劑量 5E15 cm^-2)，通道則摻雜 10¹⁸ cm^-3濃度(劑量 5E13 cm^-2)，讓通道電阻提升上去，如圖 2-16 所示。從二次 Doping 的電性可以看出，比起之前的一次重摻雜，LP 與 MP 多根的不同 長度下都已經呈現 Ohmic Contact，雖然同時也犧牲了電流變小。因此我們可以透過摻

(c)

(d)

雜來調變奈米線的電阻，以改善當元件很小的情況下，所遇到的 Contact 問題及 Contact

-1.0 -0.5 0.0 0.5 1.0

圖2-16、奈米線電性，S/D和Channel摻雜劑量分別為5E15 cm^-2與5E13 cm^-2。(a) Channel Length 10 µm，(b) Channel Length 25 µm，(c) Channel Length 50 µm，(d) Channel Length

100 µm。

(c)

(d)

2.5 Spacer 材料選擇與寬度調變 材料選擇與寬度調變 材料選擇與寬度調變 材料選擇與寬度調變

S.NO. Spacer Block Pros/Cons

1. SiN SiO2 Nitride uniformity

2. SiN Poly Poly roughness, Nitride uniformity

3. SiN Si/Ge Etch selectivity to nitride/oxide

4. SiO2 SiN Stress issues

5. SiO2 Poly #2 is a better option(nitride uniformity) 6. Poly SiO2 A. High aspect ratio, B. Mask erosion

7. Poly SiN

圖2-17、Spacer材料選擇的優缺點[17]。

圖 2-17 提供了本實驗在選擇 Spacer 與 Block 材料時須注意哪些問題，首先說明實 驗為什麼要使用 SiN(Nitride)當 Spacer 和 SiO2(TEOS)當 Block ?從其優缺點可以了解，SiN 有很好的覆蓋率(Step Coverage)及均勻性(Uniformity)，因此拿它當 Spacer，另外選 SiO2(TEOS)是因為在使用上對我們也比較方便，用 BOE 就可以將它很快的濕蝕刻掉。

如果選 Poly 當 Block，濕蝕刻溶液不好拿到，且 Poly 表面粗糙度太大，無法達到平坦 且垂直的側壁。用 SiO2當 Spacer 覆蓋率不好，因此第一項是最好的選擇。而值得注意 的是為了維持 Hard Mask 的平衡與機械穩定性，Spacer 的深寬比應保持在 3:1 狀況下，

如此不會因比例過高導致濕蝕刻時，Spacer 倒塌，後果不堪設想。

以本實驗做出來的經驗，SiN 厚度比奈米線寬度為 1:0.7，圖 2-18 說明當我們 TEOS Block 高度(150 nm)固定，去調變不同的 Nitride 厚度(100 nm, 150 nm, 200 nm)將會得到 不同的線寬。結果如圖 2-19 所示，顯示前兩者條件如預計一樣，但第三個條件，卻反

而在預料之外，因為 Nitride 厚度超過 TEOS Block 高度就已經飽和，不會越寬。

圖2-18、Nitride厚度調變得到的奈米線寬。

(a)

圖2-19、不同線寬的奈米線In-line SEM圖。(a)100 nm，(b)145 nm，(c)138 nm。

(b)

(c)

第三章 第三章 第三章

第三章 GAA TFT 製作流程與量測 製作流程與量測 製作流程與量測 製作流程與量測

(Gate All Around Thin Film Transistor)

本章為介紹 GAA 薄膜電晶體的製作流程與電性量測，量測的 I-V 電性中所遇到 MOSFET 元件效應，如短通道效應，都會清楚的從電性去萃取出來，並做分析討論。

3.1 實驗動機 實驗動機 實驗動機 實驗動機

如上一章所述，實驗室的奈米線製作技術純熟，它的應用廣泛，包括奈米線記憶體、

奈米線 CMOS、及奈米線薄膜電晶體等等，我們把它應用到 TFT 這一領域，未來製作 完成，在平面顯示器方面有很好的應用，如 AMLCD、Micro Display，製程方面可與 IC 整合，或當驅動 IC。

3.2 GAA TFT 製作流程 製作流程 製作流程 製作流程

將製作出來的奈米線(W/ H=75 nm/ 38 nm)，經過氮氣環境下 24 小時 600℃退火，

RCA 清洗，接下來就要進行掏的動作，即以氫氟酸 HF(1:50)把奈米線下面的 BOX 氧化 層濕蝕刻 50～100 nm，約 25 分鐘，使奈米線懸空(suspending)，如圖 3-1 所示。再進入 LPVCD 爐管 713℃沉積 TEOS 氧化層(SiO_x)20 nm，這層氧化層為閘極氧化層(Gate Oxide)，如圖 3-2 所示。之後隨即轉管推入沉積 N⁺多晶矽薄膜(Doped Polysilicon)200 nm，

完全包覆通道，經過黃光微影，進行閘電極 pattern，如圖 3-3 所示。然後在光阻還未移 除掉之前，作 Source/Drain 電極的離子佈植 N⁺重參雜(P31⁺, 30 keV, 5E15 cm^-2)，如圖 3-4 所示，因為做閘電極 pattern 時，以 TCP 9400 蝕刻至 TEOS Gate Oxide 層，此機台蝕刻 比(Poly:Oxide)很高，不太會蝕刻 TEOS，所以進行離子佈植時，S/D 有 20 nm 氧化層覆 蓋，避免 S/D 裸露下被離子轟擊，表面粗糙度提高，與金屬 Contact 的地方界面差且電 阻變大，且能量設定在 30 keV，預估離子穿過氧化層打入 30～40 nm 的深度到達源/汲 極。另外閘極氧化層沉積 TEOS 而不直接進行乾氧化，是因為通道非單晶，避免 O₂沿 晶粒邊界氧化，造成元件失敗，因此以 TEOS 直接沉積覆蓋上去，但 TEOS 品質不如

Dry Oxide，沉積厚度至少要 10 nm 以上。

下一步驟將光阻經過 Ozone 及硫酸(SPM)移除清洗掉，進行 950℃高溫活化 30 分 鐘，此時元件大致已完成，再經過 LPCVD 蓋上一層 200 nm 的 TEOS Oxide，作 Passivation 來隔絕濕氣，並以利之後的電漿轟擊。接下來再黃光微影開接觸孔(Contact Hole)，顯影 之後以 BOE(氫氟酸:氟化氨=1:7)蝕刻掉 TEOS，使三個電極裸露出來，再以熱蒸鍍鍍上 鈦和鋁(Ti: Al=10 nm: 150 nm)，再利用抬離(Lift-Off)的方式，先將試片泡在丙酮(ACE) 約半小時，用超音波震盪器振掉光阻，然後再用去離子水(DI Water)清洗，直接震出三 個電極，如圖 3-5 所示，此步驟是很關鍵的，假如接觸孔未顯影乾淨，抑或金屬沒鍍好，

很容易在震盪時，整個金屬都掀掉，因此也有很多人使用鋁蝕刻溶液，來蝕刻出電極，

很容易在震盪時，整個金屬都掀掉，因此也有很多人使用鋁蝕刻溶液，來蝕刻出電極，

在文檔中 環繞式閘極多晶矽奈米線薄膜電晶體之特性 (頁 17-0)