第三章 GAA TFT 製作流程與量測
3.5 GAA 元件電性量測
大在於多根電流比較大，因此電流開關比(On/Off Ratio)也隨著變大，而關電流(Off Current)改變並不明顯，只是會讓 GIDL 漏電流顯現出來，從 2～40 根通道，由 6.5×106 增加至 1.36×108，而臨界電壓(Vth)則會因為通道根數越多，及閘極控制面積增加，元件 越提早進入反轉區(Inverse Region)導通，隨之越來越小，由 4.07V 降至 3.68 V。另外次 臨界斜率方面，通道數增加，閘極控制能力增加，S.S.並不會有太大的變化，S.S.max
為 451mV/dec，S.S.min 為 390 mV/dec，平均為 423.6 mV/dec。
Drain Current (A/um)
Gate Voltage (V)
Lg= 2um Vd=0.5V
2 channels 4 channels 8 channels 16 channels 20 channels 40 channels 80 channels
圖3-14、不同的通道數比較。
2 channel GAA TFTs Vd = 0.5V
Gate length 2um Gate length 3um Gate length 4um
Drain Current (A/um)
Gate Voltage (V)
圖3-15、不同閘極長度比較。
圖 3-16 則是在外加 Vd從 0.1V 到 3V 的特性圖，圖中顯示在關電流(Off Current)部 分，會隨汲極電壓變大，使漏電流越大，此乃汲極接近通道附近的電場越高，導致熱電 子由價帶(Valance Band)產生躍遷至能隙中的缺陷態(Trap State)，再穿隧(Tunneling)至位 能障變低的導帶(Conduction Band)中，因此造成熱場發射漏電機制。另外如果所建立的
Drain Current (A/um)
Gate Voltage (V)
Vd=0.1V Vd=0.825V Vd=1.55V Vd=2.275V Vd=3V 2 channel GAA TFT Lg=2um
圖3-16、外加不同汲極電壓。
Drain Current (A/um)
Gate Voltage (V)
Vd=0.5V Vd=2V 2 channel GAA TFT Lg=2um
Vd=0.5, 2V
圖3-17、外加不同汲極電壓。
-3 -2 -1 0 1 2 3 4 5 6 7 8 9 10 1E-13
1E-12 1E-11 1E-10 1E-9 1E-8 1E-7 1E-6
Vd=0.5V
8 channel GAA TFT microwire tri-gate TFT
Id (A/um)
Vg (V)
W/L= 0.5um/2um Vth= 5.28 V SS= 594 mV/dec Ion/Ioff=9.3E+06 W/L= 75nm/2um X8
Vth= 3.93 V SS= 400 mV/dec Ion/Ioff=1.61E+07
圖3-18、八個通道元件與微米線元件比較。
表 3-1 為元件完成後量得的電性，針對 2 µm 長度各項參數的整理如下，其中隨通 道數目越多可看到一些趨勢，如臨界電壓的下降，元件的導電性越來越高(Gm, On/Off)，
及 S.S.大致上不變，但載子遷移率以兩個通道的元件最高，因多通道元件其閘極控制寬 度(W)大，則遷移率會變小，從 3.4.5 節Mobility 公式可看出。
表 3-1、各項參數整理。
Channel Length 2 µm
# of nanowires
(70 nm) 2 4 8 16 20 40 80
microwire
0.5µm 1µm
Vth (V) 4.07 3.83 3.93 3.89 3.87 3.74 3.68 5.28 5.61
S.S. (mV/dec) 390 429 400 446 451 438 411 594 651
Ion/Ioff ratio (107) 0.65 0.99 1.61 3.08 3.73 10.4 13.6 0.93 0.74
Ionmax (µA) 1.69 2.99 6.1 11.4 14.9 27.1 51.6 2.4 5.04
Gmax (µS) 0.38 0.62 1.23 2.31 3.07 4.84 8.71 0.57 1.24
Mobility(cm2/V-s) 26.4 21.6 21.4 20.1 21.3 16.8 15.1 25.5 32.3
第四章
(Effect of NH 3 plasma hydrogenation)
本章主要探討元件經過氨電漿(NH3 plasma)處理前後的比較，為何電漿能修補元件 的缺陷，特性改善了多少?並觀察一些非理想效應，如 GIDL、Kink Effect，電漿鈍化 (Passivation)後是否改善，及加了基底偏壓，元件臨界電壓會不會漂移? 本章將一一討論 分析。所使用的機台為 PECVD 平行板反應腔體，在 300℃ 300 mTorr 的製程條件下，
4.2 臨界電壓下降 臨界電壓下降 臨界電壓下降 臨界電壓下降
另外將過氨電漿修補後，元件的臨界電壓(Vth)會下降，此現象是因為通道的晶粒邊 界缺陷密度減少，使晶粒邊界位能障下降造成，另外如果使用氮離子佈植，其植入深度 較深可進入通道中進行修補缺陷，當通道中氮(N)增加，氮扮演著施子(Donor)的角色 [30]，在週期表中，氮為五價元素，與磷(P)相同，因此當 N+進入通道中，變成 Donor 在通道中提供電子，隨著佈植濃度越高，通道中 Donor 越多，使 Vth往左位移，元件越 早進入反轉區。
圖4-1、PECVD中氨電漿光學發射頻譜圖[34]。
4.3 電漿修補後的電性 電漿修補後的電性 電漿修補後的電性 電漿修補後的電性
圖 4-2 與圖 4-3 為電漿修補 30 分鐘與一小時的不同通道數比較，可看見多通道在 Vg負偏壓下的漏電流效應還是存在，而從弱反轉區的曲線重疊情形來看，臨界電壓位移 量漸漸減少，圖 4-4 及圖 4-5 則是不同通道長度的比較，相較於未經電漿修補時，其次
臨界斜率更陡，電流開關電流更大，而通道較長的特性會略差於通道短的。圖 4-6 為雙 通道元件的氨電漿處理前後電性圖，可以發現電漿處理 1 小時候特性最好，有很陡的次 臨界斜率達 114 mV/dec，高電流開關比(4.92×109)，隨處理時間越長，有開電流越大閉 電流越小的趨勢，而臨界電壓也由 5.37 V 下降至-0.05V。圖 4-7 則為圖 4-6 電將處理前 後的 Id-Vd 電性，處理一小時後，汲極電流大幅度改善，接近一個 Order。 另外轉導 Gm 也由 2.8×10-7提升到 7.45×10-7，即載子遷移率由 19.5 cm2/V-s 改善至 51.8 cm2/V-s，
如圖 4-8 所示。DIBL 方面，未經電漿處理前，DIBL 約 86.7 mV/V，但經過電漿修補後，
幾乎看不見 DIBL 效應，如圖 4-9 所示，圖中電漿處理一小時後，Vd=2 V 下，閉電流反 而很大，是因為 GAA 結構並無法抑止 GIDL 效應，反而因為通道完全包覆，造成通道 表面電場很高，更顯現出 GIDL 的漏電流，GIDL 效應會在下一節討論。
另外圖 4-10 為觀察 Vth的變動，傳統的平面電晶體會因為通道的縮短，造成臨界 電壓下降，元件提早導通，即為短通道效應，通常元件 Vth從閘極長度為 4 µm 就會開始 往下掉，因此從圖中可知 GAA 結構元件，Vth並無明顯下降，表示它有抑止短通道效應 的能力，從它的誤差範圍可以看出經過一小時電漿修補後，誤差明顯變小，Vth 的擾動 (Variation)改善了。另外我們拿 8 Channels 與微米線做比較，在同樣閘極長度，及寬度 (Width)接近下，增加控制面積，經電漿處理後，發現其比微米線有較陡的次臨界斜率，
較高的電流開關比，較大的載子遷移率，因為奈米線平均接收電漿的修補，效率較高，
如圖 4-11 所示。最後整理出經過電漿處理 30 分鐘及 1 小時的各項參數表格，如表 4-2 與 4-3 所示。
-3 -2 -1 0 1 2 3 4 5 6 7 8 9 10
2 channels 4 channels 8 channels 16 channels 20 channels 40 channels 80 channels
Drain Current (A/um)
Gate Voltage (V) NH3 treatment 0.5 hr
2 channels 4 channels 8 channels 16 channels 20 channels 40 channels 80 channels
Drain Current (A/um)
Gate Voltage (V)
W/L = 70 nm/ 2 um NH3 treatment 1 hr
圖4-3、不同的通道數比較(電漿處理1小時)。
-3 -2 -1 0 1 2 3 4 5 6 7 8 9 10
2 channel GAA TFTs Vd=0.5V
Gate length 2um Gate length 3um Gate length 4um
Drain Current (A/um)
Gate Voltage (V) NH3 treatment 0.5 hr
2 channel GAA TFTs Vd=0.5V
Gate length 2um Gate length 3um Gate length 4um
Drain Current (A/um)
Gate Voltage (V)
圖4-5、不同閘極長度比較(電漿處理1小時)。
Drain Current (A)
Gate Voltage (V) Vd=0.5 V
as-fabricated NH3 treatment 0.5 hr
Drain Current (A)
Drain Voltage (V)
Vg=3.6V
圖4-7、電漿處理前後Id-Vd特性比較。
-3 -2 -1 0 1 2 3 4 5 6 7 8 9 10
Gate Voltage (V)
as-fabricated NH3 treatment 0.5 hr NH3 treatment 1 hr
圖4-8、電漿處理前後轉導(Transconductance, Gm)特性比較。
Drain Current (A)
Gate Voltage (V)
as-fabricated NH3 treatment 0.5 hr NH3 treatment 1 hr
圖4-9、電漿處理前後DIBL效應比較。
表 4-1、電漿處理前後 DIBL 數據。
Gate Length (um) as-fabricated
Gate Length (um) NH3 treatment 0.5 hr
(b)
DIBL (mV/V)
As-fabricated 86.7
Treatment 0.5 hr 5.2
Treatment 1 hr 1.4
1.5 2.0 2.5 3.0 3.5 4.0 4.5
Gate Length (um) NH3 treatment 1 hr
(c)
圖4-10、電漿處理前後Vth Variation比較。
-3 -2 -1 0 1 2 3 4 5 6 7 8 9 10 microwire tri-gate TFT
Id(A/um)
Vg (V)
W/L= 0.5um/2um Vth= 2.63 V SS= 420 mV/dec Ion/Ioff=7.6E+06 W/L= 75nm/2um X8
Vth= -0.11 V SS= 133 mV/dec Ion/Ioff=2.81E+09
圖4-11、電漿處理1小時的八個通道元件與微米線元件比較。
表 4-2、各項參數整理(電漿處理 0.5 小時)。
NH3 plasma treatment for 30 minutes (@ Vd = 0.5V)
Channel Length 2 µm
# of nanowires
(70 nm) 2 4 8 16 20 40 80
microwire
0.5µm 1µm
Vth (V) 1.73 1.49 1.39 1.65 1.77 1.64 1.16 3.19 3.52
S.S. (mV/dec) 274 290 273 221 251 243 230 441 480
Ion/Ioff ratio (107) 0.73 2.79 5.55 12.3 15.2 27.3 42.5 0.59 0.34
Ionmax(µA) 2.85 6.49 12.1 24.3 28.1 57.3 92.7 2.29 4.4
Gmax (µS) 0.38 0.92 1.62 3.32 3.82 7.89 13.1 0.38 0.79
Mobility(cm2/Vs) 26.4 32 28.2 28.9 26.6 27.4 22.8 17 20.6
表 4-3、各項參數整理(電漿處理 1 小時)。
NH3 plasma treatment for 60 minutes (@ Vd = 0.5V)
Channel Length 2 µm
# of nanowires (70 nm)
2 4 8 16 20 40 80 microwire
0.5 µm 1 µm
Vth (V) -0.2 -0.13 -0.11 -0.09 -0.08 -0.1 -0.1 2.63 2.9
S.S. (mV/dec) 116 135 133 137 131 128 132 420 446
Ion/Ioff ratio (109) 0.11 0.95 2.81 6.89 9.05 12.1 22.3 0.0076 0.0027
Ionmax (µA) 5.3 8.57 16.8 34.4 45.2 84.4 134 2.54 4.79
Gmax (µS) 0.79 1.17 2.30 4.77 6.19 12.2 22.4 0.38 0.73
Mobility (cm2/V·s) 54.9 40.7 40 41.5 43 42.4 38.9 17 19
4.4 閘極引發汲極漏電流 閘極引發汲極漏電流 閘極引發汲極漏電流 閘極引發汲極漏電流(Gate Induce Drain Leakage)
GIDL漏電流[37, 38]發生在閘極與汲極重疊區域(Gate to Drain Overlap Region)，在閘 極外加大負偏壓時，使通道操作在不導通(Off state)或堆積(Accumulation)狀態，而重疊 區域的汲極受到空乏(Depletion)，加上汲極又外加大正電位，當兩端VGD電壓差越大，電 場越高，兩邊能帶受到拉扯，將會在汲極區域產生由價帶穿遂到導帶(Tunneling of Valence Band Electrons Into The Conduction Band)的電子電洞對(Electron-Hole Pairs)，如 圖4-12所示，產生的電子及電洞分別被汲極和基底(Substrate)所收集，造成漏電流，如圖 4-13。因此閘極電壓越負，或是汲極電壓增加，垂直電場越大，GIDL漏電流就越高。
圖4-12、GIDL偏壓下能帶圖。
圖4-13、GIDL偏壓下空乏區域。
但是在SOI結構下，不像前面所提的電洞被掃入基底，因BOX氧化層的隔絕，使元 件會有懸浮體效應(Floating Body Effect)，造成在GIDL偏壓下，電洞流(Holes Flow)被電 場掃入通道(Body)，且經過順向偏壓的源極通道接面(Source-Body Junction)，到達源極 形成迴路，稱為IGIDL。此行為就像一個NPN寄生雙極性電晶體(Parasitic BJT)，IGIDL則是 裡面的基極電流(Base Current)，會受到此側向寄生電晶體的β電流增益放大，ID = βIGIDL +
Drain Current (A/um)
Gate Voltage (V)
2 channel GAA TFTs Vd=0.5V
-3 -2 -1 0 1 2 3 4 5 6 7 8 9 10
Drain Current (A/um)
Gate Voltage (V)
2 channel GAA TFT Lg=2um
Vd = 0.1 V~3 V Step: 0.725 V NH3 treatment 1 hr
Drain Current (A/um)
Gate Voltage (V)
Lg=2um Vd=0.5V
2 channels 8 channels 16 channels 20 channels NH3 treatment 1 hr
圖4-16、不同通道數目下的GIDL。
4.5 糾結效應 糾結效應 糾結效應 糾結效應(Kink Effect)
糾結效 應[39, 40]也是部分空 乏(Partially-depleted)多 晶矽 薄膜 電晶體 (Polysilicon TFTs)所出現的一個非理想現象，由於懸浮的通道結構(Floating body structure)，源極到 通道的位能障很高，造成來自汲極的高電場撞擊解離(Impact ionization)的電洞(Holes)容 易被通道(Body)的缺陷捕捉(Trap)，當電洞累積越多，源極到通道的位能障降低，撞擊 解離的電洞流會由通道流入源極，形成迴路使量到的電流上升，因此需偏壓在較大的汲 極電壓將會產生此效應。
降低糾結效應最直接的方法就是限制撞擊解離的貢獻，以使汲極接面的電場降低，
包括汲極輕摻雜(LDD)、汲極補償(Drain Offset)、多重閘極(Multiple Gate)平均分攤汲極 電壓、或使用非對稱指狀結構(AF-TFTs)[41]等，都有效降低糾結效應，本實驗的元件經 過氨電漿處理一個小時後，發現可以有效的降低糾結效應，如圖4-17所示，由於通道中 的晶粒邊界缺陷數(Grain Boundary Defects)經電漿修補後能有效的降低，使能抑止糾結 效應。
Drain Current (uA)
Drain Current (uA)
Drain Voltage (V) Lg=2 um
NH3 treat 60 min Vg=6V
Vg=4.8V
Vg=3.6V 2 channel GAA TFTs
圖4-17、氨電漿處理前後Id-Vd特性。
另外實驗發現未經過電漿處理的元件，通道長度長的糾結效應較低，此說明了短通
Drain Current (uA)
Drain Voltage (V) Vg=6V
2 channel GAA TFTs
(a)
Drain Current (uA)
Drain Voltage (V) Vg=3.6V
Vg=4.8V Vg=6V 2 channel GAA TFTs
(b)
圖4-18、電漿處理前Id-Vd特性(a)Gate length 3 µm，(b) Gate length 4 µm。
4.6 背閘極 背閘極 背閘極 背閘極偏壓的影響 偏壓的影響 偏壓的影響 偏壓的影響(Back Gate Effect)
Drain Current (A)
Substrate Voltage (V)
Vb increase from -10 V to 10 V,
當Vb為負值的時候，通道下方受到電場作用會堆積電洞，使閘極電壓須加更大，才 能使通道反轉，則臨界電壓Vth變大，而當Vb漸漸加大到正值時，通道下方將逐漸吸引 電子堆積，只要外加較小的閘極電壓便能使元件進入反轉區，臨界電壓Vth變小，因此整 個元件的臨界電壓Vth將隨著基底背閘極(Back Gate)所外加的電壓而位移(Shift)[42]，如 圖4-20所示。另外，理論上GAA結構由於閘極包覆住通道，Vth不受背閘極電場影響[43]，
但我們的奈米線通道寬度不夠小且多晶矽閘極(Poly gate)的摻雜濃度為1019 cm-3，並非近 似導體，無法完全遮蔽電場的作用，因此會造成Vth位移。
-12 -10 -8 -6 -4 -2 0 2 4 6 8 10 12
-3 -2 -1 0 1 2 3 4 5 6
Vth (@Id=1E-8 A)
Substrate Voltage (V) as-febricated
NH3 treatment 1 hr
圖4-20、背閘極偏壓對臨界電壓的影響。
2 Channel GAA TFTs W/L = 75 nm/2 um
4.7 低溫量測分析 低溫量測分析 低溫量測分析 低溫量測分析(Low Temperature Measurement)
Drain Current (A) Vd=0.5V
297K
3 treatment 2 Channel GAA TFT Lg =2um
Gate Voltage (V) (a)
Drain Current (A)
Vd=2V 2 Channel GAA TFT Lg =2um
Gate Voltage (V) (b)
-3 -2 -1 0 1 2 3 4 5 6 7 8 9 10
Drain Current (A)
Gate Voltage (V)
Vd=0.5V 2 Channel GAA TFT Lg =2um (c)
Gate Voltage (V)
Vd=2V 2 Channel GAA TFT Lg =2um
Drain Current (A)
(d)
圖4-21、不同溫度下Id-Vg轉移曲線(a)電漿處理前，Vd為0.5 V，(b)電漿處理前，Vd為2 V，
(c)電漿處理一小時，Vd為0.5 V，(d)電漿處理一小時，Vd為2 V。
首先從臨界電壓(Vth)來看，可以發現臨界電壓隨溫度減小而增加，Vth公式如下[44]，
分別為SOI與基底的摻雜濃度，Cs為SOI層的等效電容，Cbox為BOX的電容值，此觀點與 Bulk電晶體相同。
因此從公式上面可直接看出Vth位移受溫度影響，而從物理的機制上來看，直接造成 Vth位移的原因為撞擊解離所產生的電洞[45]，由於SOI層的懸浮(Floating)，使在外加汲 極偏壓下，汲極接面附近的電子受到電場加速，撞擊解離出電洞，而電洞會進入通道並
Ip0非常小(公式4-5)，為了維持I*p0小電流，V*BE不能等於零，因此會有電洞殘留，且電洞
為通道中的缺陷減少了，使次臨界斜率的擾動(Variation)減小，即元件更穩定，不受缺 陷或其它因素隨溫度擾動。Vth也是如此，經過電漿處理之後擾動減小，且幾乎不受Vd
影響，如圖4-22所示。表4-4-1與表4-4-2則為圖4-22以線性Fitting求出的斜率，即代表位 移的量大小。在漏電流方面，可看出溫度越低，漏電流越小，主要的漏電機制為熱發射 (Thermionic Emission)及Poole-Frenkel Emission，這兩個機制皆與溫度有關。熱發射機制 為在通道與汲極接面空乏區，經由晶粒邊界缺陷產生的電子電洞對，這些缺陷態(Et)能 階中被捕捉的載子獲得熱能，熱激發至導帶中，造成漏電流，為溫度強烈的函數。而
影響，如圖4-22所示。表4-4-1與表4-4-2則為圖4-22以線性Fitting求出的斜率，即代表位 移的量大小。在漏電流方面，可看出溫度越低，漏電流越小，主要的漏電機制為熱發射 (Thermionic Emission)及Poole-Frenkel Emission，這兩個機制皆與溫度有關。熱發射機制 為在通道與汲極接面空乏區，經由晶粒邊界缺陷產生的電子電洞對，這些缺陷態(Et)能 階中被捕捉的載子獲得熱能，熱激發至導帶中，造成漏電流，為溫度強烈的函數。而