第三章 GAA TFT 製作流程與量測
3.2 GAA TFT 製作流程
將製作出來的奈米線(W/ H=75 nm/ 38 nm)，經過氮氣環境下 24 小時 600℃退火，
RCA 清洗，接下來就要進行掏的動作，即以氫氟酸 HF(1:50)把奈米線下面的 BOX 氧化 層濕蝕刻 50～100 nm，約 25 分鐘，使奈米線懸空(suspending)，如圖 3-1 所示。再進入 LPVCD 爐管 713℃沉積 TEOS 氧化層(SiOx)20 nm，這層氧化層為閘極氧化層(Gate Oxide)，如圖 3-2 所示。之後隨即轉管推入沉積 N+多晶矽薄膜(Doped Polysilicon)200 nm，
完全包覆通道，經過黃光微影，進行閘電極 pattern，如圖 3-3 所示。然後在光阻還未移 除掉之前，作 Source/Drain 電極的離子佈植 N+重參雜(P31+, 30 keV, 5E15 cm-2)，如圖 3-4 所示，因為做閘電極 pattern 時，以 TCP 9400 蝕刻至 TEOS Gate Oxide 層，此機台蝕刻 比(Poly:Oxide)很高，不太會蝕刻 TEOS，所以進行離子佈植時，S/D 有 20 nm 氧化層覆 蓋，避免 S/D 裸露下被離子轟擊，表面粗糙度提高，與金屬 Contact 的地方界面差且電 阻變大，且能量設定在 30 keV，預估離子穿過氧化層打入 30～40 nm 的深度到達源/汲 極。另外閘極氧化層沉積 TEOS 而不直接進行乾氧化，是因為通道非單晶，避免 O2沿 晶粒邊界氧化，造成元件失敗，因此以 TEOS 直接沉積覆蓋上去，但 TEOS 品質不如
Dry Oxide，沉積厚度至少要 10 nm 以上。
下一步驟將光阻經過 Ozone 及硫酸(SPM)移除清洗掉，進行 950℃高溫活化 30 分 鐘，此時元件大致已完成，再經過 LPCVD 蓋上一層 200 nm 的 TEOS Oxide，作 Passivation 來隔絕濕氣，並以利之後的電漿轟擊。接下來再黃光微影開接觸孔(Contact Hole)，顯影 之後以 BOE(氫氟酸:氟化氨=1:7)蝕刻掉 TEOS，使三個電極裸露出來，再以熱蒸鍍鍍上 鈦和鋁(Ti: Al=10 nm: 150 nm)，再利用抬離(Lift-Off)的方式，先將試片泡在丙酮(ACE) 約半小時，用超音波震盪器振掉光阻，然後再用去離子水(DI Water)清洗，直接震出三 個電極，如圖 3-5 所示，此步驟是很關鍵的，假如接觸孔未顯影乾淨，抑或金屬沒鍍好，
很容易在震盪時，整個金屬都掀掉，因此也有很多人使用鋁蝕刻溶液，來蝕刻出電極，
此方法比較保險，但需多一道光罩。元件切剖面圖以確保奈米線是否塌陷，示意圖如圖 3-6 所示。
圖3-1、掏掉BOX氧化層的懸樑臂多晶矽奈米線。
圖3-2、包覆上TEOS閘氧化層的奈米線。
圖3-3、沉積Doped Poly後Pattern出電極。
圖3-4、P31+ 30 keV 5E15 cm-2源極/汲極離子佈植。
圖3-5、鍍上金屬電極的GAA TFT元件完成圖。
圖3-6、Cross Section。
3 .3 GAA 元件 元件 元件 元件 SEM 與 與 與 TEM 圖 與 圖 圖 圖
圖 3-7 為沉積完 400 nm 多晶矽薄膜的測試結構，圖中顯示多晶矽奈米線通道下層 氧化層經過濕蝕刻懸空後，尚筆直的存在，表示奈米線並未在濕蝕刻步驟，因 HF 溶液 的表面張力而斷裂。
(a)
圖3-7、沉積多晶矽閘極薄膜後SEM圖(a)通道長度2 µm，(b)通道長度3 µm，(c)通道長度 4 µm。
圖 3-8 與 3-9 為 GAA 元件製作完成的 SEM 圖，圖中可清楚的看出奈米線的寬度為 70 nm，旁邊為經過 BOE 蝕刻後將 TEOS Gate Oxide 移除，約 25 nm。在奈米線接近 S/D pad 的周圍有 N+ Ploysilicon 殘留，因為 TCP RIE 垂直蝕刻的關係，使奈米線旁邊留下如 Spacer 的殘留物，但這並不會對元件操作有影響。Channel Length 為 Gate Length 加上兩 邊各 0.5 µm 的長度。
(b)
(c)
圖3-8、GAA元件SEM圖，Gate length為2 µm。
(a)
(b)
D
S
G
(a) D
S
G
圖3-9、GAA元件SEM圖，Gate length為3 µm。
另外在 Gate length 比較長的元件，發現通道中間有下垂的情形，可能會接觸的下 面，而沒有懸空並非斷裂，斷裂元件將量不到電性，如圖 3-10 所示，因此電性量測都 集中在 2 µm～4 µm。
(b)
(c)
圖3-10、GAA元件SEM圖(a) Gate length 7 µm，(b) Gate length 8 µm。
(a)
(b)
圖 3-11 為切元件的剖面圖，來判斷 Channel 中間是否往下塌，接觸到下層的 Oxide，
會形成 Ω-Gate，而失去作 Gate All Around 元件的意義。中間的黑色方形框線為 TEOS Oxide，框線裡面則為奈米線通道。圖中有尺寸更小且接近圓柱型的奈米線表示 Spacer 奈米線並不均勻，可能是 RIE 電漿不均勻造成。
圖3-11、元件剖面SEM圖(a)W/H:77 nm/35 nm，(b) W/H:32 nm/40 nm。
(a)
(b)
圖3-12、元件剖面TEM圖(a) W/H:75 nm/38 nm，(b) W/H:33 nm/35 nm。
(a)
(b)
3.4 參數萃取方法 參數萃取方法 參數萃取方法 參數萃取方法
本 節 將 介 紹 量 測 的 參 數 萃 取 ， 包 括 臨 界 電 壓 (Threshold Voltage) 、 次 臨 界 斜 率 (Subthreshold Swing)、汲極引發位能障下降(DIBL)、電流開關比(On/Off Ratio)、載子遷 移率(Field-Effect Mobility)等特性。將量到的參數比較分析，而電性的量測機台主要以 HP 4156 半導體分析儀量測，軟體則為 ICS 操作系統，GPIB 為連接兩硬軟體的溝通介 面。
3.4.1 臨界電壓定義 臨界電壓定義 臨界電壓定義 臨界電壓定義(Threshold Voltage)
Vth(V)為 MOSFET 元件中最基本且重要的參數，它的定義方法為將量到的 Id-Vg圖，
在固定的 Vd下，本實驗設 Vd=0.5 V，取 Gm(Transconductance)最大值對應到 Id-Vg下的 Vg1且 fit 出一條直線與 X 軸的切點 Vg，在扣掉二分之一 Vd(線性區電流等於零時)，即 為 Vth，如圖 3-13。亦可利用定電流法估計，在 Id=(W/L)×10-7A 時的 Vg。
(3 1)
2 −
−
= g d
th
V V V
圖3-13、Vth萃取方法。
3.4.2 次臨界斜率定義 次臨界斜率定義 次臨界斜率定義 次臨界斜率定義(Subthreshold Swing)
3.4.3 汲極引發位能障下降定義 汲極引發位能障下降定義 汲極引發位能障下降定義 汲極引發位能障下降定義(Drain Induce Barrier Lowing)
DIBL(V/V)的定義有兩種，公式如下：
1. Vth-linear − Vth-saturation
2.
3.4.5 載子遷移率定義 載子遷移率定義 載子遷移率定義 載子遷移率定義(Field-effect mobility)
Field-effect mobility(µFE,cm2/V-s)的定義為主要從較小的 Vd下的 Gm計算出來。其線性 區電流為:
)
大在於多根電流比較大，因此電流開關比(On/Off Ratio)也隨著變大，而關電流(Off Current)改變並不明顯，只是會讓 GIDL 漏電流顯現出來，從 2～40 根通道，由 6.5×106 增加至 1.36×108，而臨界電壓(Vth)則會因為通道根數越多，及閘極控制面積增加，元件 越提早進入反轉區(Inverse Region)導通，隨之越來越小，由 4.07V 降至 3.68 V。另外次 臨界斜率方面，通道數增加，閘極控制能力增加，S.S.並不會有太大的變化，S.S.max為 451mV/dec，S.S.min 為 390 mV/dec，平均為 423.6 mV/dec。
Drain Current (A/um)
Gate Voltage (V)
Lg= 2um Vd=0.5V
2 channels 4 channels 8 channels 16 channels 20 channels 40 channels 80 channels
圖3-14、不同的通道數比較。
2 channel GAA TFTs Vd = 0.5V
Gate length 2um Gate length 3um Gate length 4um
Drain Current (A/um)
Gate Voltage (V)
圖3-15、不同閘極長度比較。
圖 3-16 則是在外加 Vd從 0.1V 到 3V 的特性圖，圖中顯示在關電流(Off Current)部 分，會隨汲極電壓變大，使漏電流越大，此乃汲極接近通道附近的電場越高，導致熱電 子由價帶(Valance Band)產生躍遷至能隙中的缺陷態(Trap State)，再穿隧(Tunneling)至位 能障變低的導帶(Conduction Band)中，因此造成熱場發射漏電機制。另外如果所建立的
Drain Current (A/um)
Gate Voltage (V)
Vd=0.1V Vd=0.825V Vd=1.55V Vd=2.275V Vd=3V 2 channel GAA TFT Lg=2um
圖3-16、外加不同汲極電壓。
Drain Current (A/um)
Gate Voltage (V)
Vd=0.5V Vd=2V 2 channel GAA TFT Lg=2um
Vd=0.5, 2V
圖3-17、外加不同汲極電壓。
-3 -2 -1 0 1 2 3 4 5 6 7 8 9 10 1E-13
1E-12 1E-11 1E-10 1E-9 1E-8 1E-7 1E-6
Vd=0.5V
8 channel GAA TFT microwire tri-gate TFT
Id (A/um)
Vg (V)
W/L= 0.5um/2um Vth= 5.28 V SS= 594 mV/dec Ion/Ioff=9.3E+06 W/L= 75nm/2um X8
Vth= 3.93 V SS= 400 mV/dec Ion/Ioff=1.61E+07
圖3-18、八個通道元件與微米線元件比較。
表 3-1 為元件完成後量得的電性，針對 2 µm 長度各項參數的整理如下，其中隨通 道數目越多可看到一些趨勢，如臨界電壓的下降，元件的導電性越來越高(Gm, On/Off)，
及 S.S.大致上不變，但載子遷移率以兩個通道的元件最高，因多通道元件其閘極控制寬 度(W)大，則遷移率會變小，從 3.4.5 節Mobility 公式可看出。
表 3-1、各項參數整理。
Channel Length 2 µm
# of nanowires
(70 nm) 2 4 8 16 20 40 80
microwire
0.5µm 1µm
Vth (V) 4.07 3.83 3.93 3.89 3.87 3.74 3.68 5.28 5.61
S.S. (mV/dec) 390 429 400 446 451 438 411 594 651
Ion/Ioff ratio (107) 0.65 0.99 1.61 3.08 3.73 10.4 13.6 0.93 0.74
Ionmax (µA) 1.69 2.99 6.1 11.4 14.9 27.1 51.6 2.4 5.04
Gmax (µS) 0.38 0.62 1.23 2.31 3.07 4.84 8.71 0.57 1.24
Mobility(cm2/V-s) 26.4 21.6 21.4 20.1 21.3 16.8 15.1 25.5 32.3
第四章
(Effect of NH 3 plasma hydrogenation)
本章主要探討元件經過氨電漿(NH3 plasma)處理前後的比較，為何電漿能修補元件 的缺陷，特性改善了多少?並觀察一些非理想效應，如 GIDL、Kink Effect，電漿鈍化 (Passivation)後是否改善，及加了基底偏壓，元件臨界電壓會不會漂移? 本章將一一討論 分析。所使用的機台為 PECVD 平行板反應腔體，在 300℃ 300 mTorr 的製程條件下，
4.2 臨界電壓下降 臨界電壓下降 臨界電壓下降 臨界電壓下降
另外將過氨電漿修補後，元件的臨界電壓(Vth)會下降，此現象是因為通道的晶粒邊 界缺陷密度減少，使晶粒邊界位能障下降造成，另外如果使用氮離子佈植，其植入深度 較深可進入通道中進行修補缺陷，當通道中氮(N)增加，氮扮演著施子(Donor)的角色 [30]，在週期表中，氮為五價元素，與磷(P)相同，因此當 N+進入通道中，變成 Donor 在通道中提供電子，隨著佈植濃度越高，通道中 Donor 越多，使 Vth往左位移，元件越 早進入反轉區。
圖4-1、PECVD中氨電漿光學發射頻譜圖[34]。
4.3 電漿修補後的電性 電漿修補後的電性 電漿修補後的電性 電漿修補後的電性
圖 4-2 與圖 4-3 為電漿修補 30 分鐘與一小時的不同通道數比較，可看見多通道在 Vg負偏壓下的漏電流效應還是存在，而從弱反轉區的曲線重疊情形來看，臨界電壓位移 量漸漸減少，圖 4-4 及圖 4-5 則是不同通道長度的比較，相較於未經電漿修補時，其次
臨界斜率更陡，電流開關電流更大，而通道較長的特性會略差於通道短的。圖 4-6 為雙 通道元件的氨電漿處理前後電性圖，可以發現電漿處理 1 小時候特性最好，有很陡的次 臨界斜率達 114 mV/dec，高電流開關比(4.92×109)，隨處理時間越長，有開電流越大閉 電流越小的趨勢，而臨界電壓也由 5.37 V 下降至-0.05V。圖 4-7 則為圖 4-6 電將處理前 後的 Id-Vd 電性，處理一小時後，汲極電流大幅度改善，接近一個 Order。 另外轉導 Gm 也由 2.8×10-7提升到 7.45×10-7，即載子遷移率由 19.5 cm2/V-s 改善至 51.8 cm2/V-s，
如圖 4-8 所示。DIBL 方面，未經電漿處理前，DIBL 約 86.7 mV/V，但經過電漿修補後，
幾乎看不見 DIBL 效應，如圖 4-9 所示，圖中電漿處理一小時後，Vd=2 V 下，閉電流反 而很大，是因為 GAA 結構並無法抑止 GIDL 效應，反而因為通道完全包覆，造成通道 表面電場很高，更顯現出 GIDL 的漏電流，GIDL 效應會在下一節討論。
另外圖 4-10 為觀察 Vth的變動，傳統的平面電晶體會因為通道的縮短，造成臨界 電壓下降，元件提早導通，即為短通道效應，通常元件 Vth從閘極長度為 4 µm 就會開始 往下掉，因此從圖中可知 GAA 結構元件，Vth並無明顯下降，表示它有抑止短通道效應 的能力，從它的誤差範圍可以看出經過一小時電漿修補後，誤差明顯變小，Vth 的擾動 (Variation)改善了。另外我們拿 8 Channels 與微米線做比較，在同樣閘極長度，及寬度 (Width)接近下，增加控制面積，經電漿處理後，發現其比微米線有較陡的次臨界斜率，
較高的電流開關比，較大的載子遷移率，因為奈米線平均接收電漿的修補，效率較高，
如圖 4-11 所示。最後整理出經過電漿處理 30 分鐘及 1 小時的各項參數表格，如表 4-2 與 4-3 所示。
-3 -2 -1 0 1 2 3 4 5 6 7 8 9 10
2 channels 4 channels 8 channels 16 channels 20 channels 40 channels 80 channels
Drain Current (A/um)
Gate Voltage (V) NH3 treatment 0.5 hr
2 channels 4 channels 8 channels 16 channels 20 channels 40 channels 80 channels
Drain Current (A/um)
Gate Voltage (V)
W/L = 70 nm/ 2 um NH3 treatment 1 hr
圖4-3、不同的通道數比較(電漿處理1小時)。
-3 -2 -1 0 1 2 3 4 5 6 7 8 9 10
2 channel GAA TFTs Vd=0.5V
Gate length 2um Gate length 3um Gate length 4um
Drain Current (A/um)
Gate Voltage (V) NH3 treatment 0.5 hr
2 channel GAA TFTs Vd=0.5V
Gate length 2um Gate length 3um Gate length 4um
Drain Current (A/um)
Gate Voltage (V)
圖4-5、不同閘極長度比較(電漿處理1小時)。
Drain Current (A)
Gate Voltage (V) Vd=0.5 V
as-fabricated NH3 treatment 0.5 hr
Drain Current (A)
Drain Voltage (V)
Vg=3.6V
圖4-7、電漿處理前後Id-Vd特性比較。
-3 -2 -1 0 1 2 3 4 5 6 7 8 9 10
Gate Voltage (V)
as-fabricated NH3 treatment 0.5 hr NH3 treatment 1 hr
圖4-8、電漿處理前後轉導(Transconductance, Gm)特性比較。
Drain Current (A)
Gate Voltage (V)
as-fabricated NH3 treatment 0.5 hr NH3 treatment 1 hr
圖4-9、電漿處理前後DIBL效應比較。
表 4-1、電漿處理前後 DIBL 數據。
Gate Length (um) as-fabricated
Gate Length (um) NH3 treatment 0.5 hr
(b)
DIBL (mV/V)
As-fabricated 86.7
Treatment 0.5 hr 5.2
Treatment 1 hr 1.4
1.5 2.0 2.5 3.0 3.5 4.0 4.5
Gate Length (um) NH3 treatment 1 hr
(c)
圖4-10、電漿處理前後Vth Variation比較。
-3 -2 -1 0 1 2 3 4 5 6 7 8 9 10 microwire tri-gate TFT
Id(A/um)
Vg (V)
W/L= 0.5um/2um Vth= 2.63 V SS= 420 mV/dec Ion/Ioff=7.6E+06 W/L= 75nm/2um X8
Vth= -0.11 V SS= 133 mV/dec Ion/Ioff=2.81E+09
圖4-11、電漿處理1小時的八個通道元件與微米線元件比較。
表 4-2、各項參數整理(電漿處理 0.5 小時)。
NH3 plasma treatment for 30 minutes (@ Vd = 0.5V)
Channel Length 2 µm
# of nanowires
(70 nm) 2 4 8 16 20 40 80
microwire
0.5µm 1µm
Vth (V) 1.73 1.49 1.39 1.65 1.77 1.64 1.16 3.19 3.52
S.S. (mV/dec) 274 290 273 221 251 243 230 441 480
Ion/Ioff ratio (107) 0.73 2.79 5.55 12.3 15.2 27.3 42.5 0.59 0.34
Ionmax(µA) 2.85 6.49 12.1 24.3 28.1 57.3 92.7 2.29 4.4
Gmax (µS) 0.38 0.92 1.62 3.32 3.82 7.89 13.1 0.38 0.79
Mobility(cm2/Vs) 26.4 32 28.2 28.9 26.6 27.4 22.8 17 20.6
表 4-3、各項參數整理(電漿處理 1 小時)。
NH3 plasma treatment for 60 minutes (@ Vd = 0.5V)
Channel Length 2 µm
# of nanowires (70 nm)
2 4 8 16 20 40 80 microwire
0.5 µm 1 µm
Vth (V) -0.2 -0.13 -0.11 -0.09 -0.08 -0.1 -0.1 2.63 2.9
S.S. (mV/dec) 116 135 133 137 131 128 132 420 446
Ion/Ioff ratio (109) 0.11 0.95 2.81 6.89 9.05 12.1 22.3 0.0076 0.0027
Ionmax (µA) 5.3 8.57 16.8 34.4 45.2 84.4 134 2.54 4.79
Gmax (µS) 0.79 1.17 2.30 4.77 6.19 12.2 22.4 0.38 0.73
Mobility (cm2/V·s) 54.9 40.7 40 41.5 43 42.4 38.9 17 19
4.4 閘極引發汲極漏電流 閘極引發汲極漏電流 閘極引發汲極漏電流 閘極引發汲極漏電流(Gate Induce Drain Leakage)
GIDL漏電流[37, 38]發生在閘極與汲極重疊區域(Gate to Drain Overlap Region)，在閘 極外加大負偏壓時，使通道操作在不導通(Off state)或堆積(Accumulation)狀態，而重疊 區域的汲極受到空乏(Depletion)，加上汲極又外加大正電位，當兩端VGD電壓差越大，電
GIDL漏電流[37, 38]發生在閘極與汲極重疊區域(Gate to Drain Overlap Region)，在閘 極外加大負偏壓時，使通道操作在不導通(Off state)或堆積(Accumulation)狀態，而重疊 區域的汲極受到空乏(Depletion)，加上汲極又外加大正電位，當兩端VGD電壓差越大，電