文獻回顧

本論文研究旨在建構積體電路構裝電磁干擾最佳化設計以及符合國際規範的 等效電路模型萃取，因此在執行過程中，需對已發展過的技術及能力先行研讀並 參考，並從中了解現有研究尚缺何處。

CHIP CSP

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1.3.1 電磁干擾相關文獻

針對積體電路構裝電磁干擾之議題，參考文獻[23][24]提出所有的 EMI 輻射皆 為圖 1-8 所示之電磁波等效波長造成的微帶天線效應。以前產品速度及工作頻率尚 未像現在如此快速的情況下，等效天線效應只會存在於尺寸較大的電路板層級；

然而，產品階級逐漸走向高頻高速，波長越短的情況下已經使得產生的等效天線 效應足夠發生在構裝層級，因此電磁干擾的抑制也須朝向積體電路端執行對策。

圖 1-9 為文獻[23]提出的 BGA 構裝 EMI 抑制對策。利用錫球端多點接地效應，使 得等效天線的輻射可以被控制在構裝端，而不散逸至其他電路。

(a) 等效天線效應示意圖[23] (b) 天線效應輻射模擬[24]

圖 1-8、電磁干擾等效微帶天線示意圖

(a) 構裝最佳化前 (b) 構裝最佳化後(增加 Short pin) 圖 1-9、BGA 構裝錫球端電磁干擾最佳化示意圖[24]

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圖 1-10 為文獻[24]電磁干擾抑制研究之結果圖，左圖為其利用電磁模擬軟體 模擬電路在 3 米遠場的輻射效應，右圖為其返回損耗；從此結果圖可發現最佳化(增 加 short pin)之後整體的輻射量明顯降低，達到電磁干擾抑制的效果。

(a) 3 米輻射效應 (b) 返回損耗

圖 1-10、BGA 構裝錫球端電磁干擾最佳化結果圖

而在板級階段，電磁輻射的抑制主要還是以增加訊號接地路徑為主。文獻[18]

提出利用等距離排列的多點接地路徑，提供較優異的電磁波輻射抑制，如圖 1-11 所示。而最佳化前後比對之結果為圖 1-12，可看出最佳化之後明顯的場型能量較 為拘束在板子結構中，散逸出去的能量較小，所產生的電磁輻射亦較小。

(a) 隨機排列 100 個接地 pin (b) 等距離排列 70 個接地 pin 圖 1-11、印刷電路板層級電磁干擾抑制對策[23]

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(a) 最佳化前 (b) 最佳化後 圖 1-12、電磁干擾最佳化前後電磁場型比對[23]

1.3.2 構裝設計模型文獻

1.3.2.1 傳輸線模型文獻

模型萃取技術在一般微波理論中大致分成兩類：Pi 模型與 T 模型[25]。但 T 模型可在其並聯路徑及接地路徑做高階修正，因此其頻寬可至非常高[26]，如圖 1-13。其中 Yp 為電路的並聯路徑，Zg 為其接地路徑。其相關計算公式於參考文獻 中有詳細的定義。

圖 1-13、單端長傳輸線之修正 T 模型[20]

R

C

L

L

L

R

R

PORT2 PORT1

C

L

C

Z

Y

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(a) 並聯路徑 (b) 接地路徑

圖 1-14、傳輸線修正 T 模型並聯路徑及接地路徑

1.3.2.2 鍍穿孔模型文獻

一般的鍍穿孔模型如圖 1-15 所示，其只具備低頻等效電感、導體電阻以及介 質電容，未包含其在板間造成的 Via Pad 高頻響應以及共振腔效應。因此修正後之 新式鍍穿孔模型如圖 1-16 及圖 1-17，其加入了 Via Pad 的效應，使其模型具備了 完整的物理含意，能使操作頻寬達到更高頻。

圖 1-15、傳統鍍穿孔模型

Cp Lp

Leff

Ya

Yp Cg

Lpm=Ls1'//Ls2'-Lm

Lgl

Cgl Yb

Zg

PORT1 PORT2

L

Cg-L R Cg-R

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圖 1-16、加入 Via Pad 響應之新式鍍穿孔模型(三維圖)

圖 1-17、加入 Via Pad 響應之新式鍍穿孔模型(二維圖)