晶片設計

為完整萃取出構裝的電磁輻射效應，本論文研究中需要取得低電磁輻射效應 的晶片，使其對整體構裝系統電磁量測上有最小之影響；且此構裝用之測試晶片 也希望可以容易萃取其響應，以進行後端分析及建模。總結以上兩點，本論文選 用最容易取得且在微波電路中最為基礎的微帶傳輸線(Micro-strip line)作為構裝測 試晶片。此測試晶片三維架構圖及相關製程參數如圖 2-1 及表 2-1 所示。其為兩層 電路板之架構，所採用之基板製程為軟性電路板製程，因軟板製程可比一般硬板 製程更容易達到薄型化，因此對於晶片之構裝而言，將會容易許多，故選之。圖 2-2 為本論文選用的傳輸線結構，使用此微帶傳輸線進行訊號的饋入及輸出，以達 到後續電磁干擾量測之需求。

圖 2-1、軟性電路板構裝測試晶片架構 表 2-1、構裝晶片相關製程參數

Top layer

Dielectric

BTM layer

Cross-section Material Thickness

Top layer Copper 18 um

Substrate Polyimide 25.4 um

BTM layer Copper 18 um

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圖 2-2、構裝測試晶片俯視圖

為得到測試晶片的電路特性，被構裝晶片電路以 Ansys 公司的 HFSS(High Frequency Structure Simulator)全波電磁模擬軟體進行三維電磁模擬，並使用 RF 高 頻探針 Cascade Pitch 550um 之 GS(Ground-Signal)探針，且搭配實驗室自行開發建 置的高頻量測平台(如圖 2-3)進行全雙埠校正及 2-Port On-Wafer 量測，而所使用之 訊號偵測儀器-網路分析儀(Vector Network Analyzer, VNA)的型號為 Agilent ENA 5071C。

圖 2-3、實驗室自行建置的高頻量測平台

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本論文將會探討晶片-構裝之模型建立以及萃取訊號回流路徑補償機制，因此 需先針對晶片電路建立其模型。圖 2-4 為利用參考文獻[26][27]所萃取出的晶片等 效模型，其中 R_Die、L_Die 以及 C_Die 為晶片一階等效導體電阻、回流電感以及 介質電容，R_Sub 則為介質損耗所造成的電阻量，C_Die_high 為模型理論中所對 應的高階項。

圖 2-4、構裝測試晶片等效電路模型 表 2-2、構裝測試晶片等效電路模型數值

圖 2-5 為直線單端傳輸線電路模擬、量測與模型建立比較圖，可發現其在 Insertion loss 的表現上，高頻處有比較大的落差，推測其主要原因為目前尚沒有此 一介電材料之介電常數(DK=3.5)以及介質損耗項(DF=0.008)隨頻率變化的特性，因 此電磁模擬軟體無法模擬介電材料在高頻情況下的電氣特性，以致量測之高頻損 耗量大於模擬與等效模型值約 0.3dB 左右。不過大致來看電磁模擬及模型模擬與量 測之整體特性趨勢還是相當吻合與匹配，於是選用此傳輸線電路進行構裝電磁干 擾及模型建立分析是尚在可接受之範圍。

R_Die L_Die

C_Die

L_Die R_Die

C_Die_high

Port1 Port2

R_Sub

R_Die L_Die C_Die C_Die_high R_Sub

0.01 Ω 0.015 nH 0.158 pF 0.104 pF 6.35 Ω

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0 2 4 6 8 10 12 14 16 18 20

Freq [GHz]

-50

Return loss [dB]

Die_RL_M ag Simulation M easurement M odeling

0 2 4 6 8 10 12 14 16 18 20

Freq [GHz]

-3

Insertion loss [dB]

Die_IL_M ag Simulation M easurement M odeling

Compound

Die Pad Die

Wire Bonding

Lead