第一章 緒論
1.1 研究動機
第一章 緒論
1.1 研究動機
電腦(Computer)的發明要追溯到 1940 年代，美國軍方為計算砲彈彈道，利用 將近二萬個真空管進行電腦建構，只是龐大的體積使得電腦無法普及於社會；而 在 1960 年代，美國貝爾實驗室發明了電晶體(Transistor)，此發明為電腦產業帶來 了極大的變革，因其可使電腦的體積縮小、重量減輕。電晶體的發明不到 10 年內，
積 體 電 路 (Integrated Circuit, IC) 的 概 念 也 伴 隨 著 半 導 體 的發 展 以及 摩 爾 定律 (Moore’s law) [1]地不斷被驗證而應用至相關電子產品。數萬甚至百萬顆的電晶體 被整合在一個晶片(Chip)裡，因此電子產品的體積也受惠於此得以縮小。
圖 1-1、摩爾定律之受限以及系統整合之發展趨勢[2]-[7]
然而，如圖 1-1 之半導體系統發展趨勢可看出[2]-[7]，電晶體製程從早期 130nm 至現將發展之 14nm 甚至 9nm，其已來到製程之極限，在無法持續微縮電晶體尺寸 以達較優異的電性傳遞路徑以及更低成本之下，電路與電路甚至是系統與系統之 間的整合(Circuit&System integration)勢必成為一大趨勢。諸如系統化晶片(System on Chip)之發展[8][9]，將各系統整合至晶片中，以縮短其電性傳遞路徑，但如果晶
« Heterogeneous SiP
Integration »
SoC
«All in One integration »
3-D Integration
130nm 90nm 65nm 45nm 32nm 22nm
MEMS DRAM CPU
IPD
Chipset
LOW POWER
CMOS RF CMOS
TSV
14nm
9nm
2
片之某個系統設計有誤，則全部汰換的成本之高難以想像；因此，系統化構裝 (System in Package)之概念被提出[10][11]，將多個晶片整合至一個構裝體(Package) 裡，其間利用金線或是凸塊(Bump)作為訊號之傳遞與溝通，此舉可避免系統晶片 在除錯時所遭遇到之高成本負擔。而在更高頻高速化的晶片工作環境下，如能縮 短其電源/訊號傳遞路徑即可使晶片之工作特性更為優異，因此垂直的 IC 堆疊 (3DIC)逐漸地被重視[12]。
圖 1-2、電磁相容設計發展趨勢
然而，伴隨著系統整合以及高密度基板製程(High Density Interconnect, HDI)之 開發，構裝以及印刷電路板(Printed Circuit Board, PCB)中的傳輸線路(Trace)、過孔 (Via)以及被動元件(Passive component)皆越來越多且密度越來越高，其會導致訊號 的回流路徑(Return path)變得較為破碎，使訊號的完整性(Signal Integrity, SI)下降 [13]，並因回流路徑不完整，而在某些頻段下產生寄生天線效應，進而產生較大的 電磁輻射，此輻射將會干擾到電子產品使用者[14]。因此，各國成立相關組織訂定 電磁相容(Electromagnetic compatibility, EMC)法規，如圖 1-2 所示，歐盟於 1985 年 訂定相關法規 EN55022 限制電子、資訊產品的電磁輻射[15]；美國聯邦通訊委員
Lower Cost and Lower Design Time
End Product Module Package Chip
FCC Part 15 EN 55022 CNS 13438
FCC Part 15 EN 55022 CNS 13438
IEC 61967 IEC 62132 IEC 62433 Resonant
mode suppression Return
path
P/G Grid Embedded
capacitor
Chip-PKG Co-Design
System level IC level
3
會(Federal Communication Commission, FCC)於 1992 年左右則訂定 FCC Part 15[16]；
而我國的相關單位經濟部標準檢驗局 BSMI(Bureau of Standards, Metrology &
Inspection, M.O.E.A)則隨後訂定 CNS13438 等相關標準以限制國內人民使用相關電 子產品之安全[17]。此些電磁相容法規及標準問世之後，設計者得針對未過檢驗的 產品進行電磁相容設計；在終端產品(End product)階段通常會使用銅箔膠帶(Copper foil tape)、吸波海綿(Absorber)以及大型屏蔽盒(Shielding)將電磁場吸附，不使它散 逸至產品外部；在模組(Module)階段則較常使用解耦合電容(Decoupling Capacitor) 以及電磁干擾濾波器(EMI Filter)，先在訊號尚未進入輻射較劇烈之電路時將高頻雜 訊進行過濾，以降低輻射；此外，小型屏蔽盒的使用在模組階段也可有效率地降 低電磁輻射[18]。然而，上述提到的作法皆在產品即將要完成之時提出改善，相當 地耗成本且耗時間，因此如能在訊號起源-積體電路進行電磁干擾抑制(IC-EMC)如 改善訊號回流路徑(Return Path)、於材料上設計內埋式電容(Embedded Capacitor)、
針對構裝中的高頻諧振模態(Resonant Mode)設計抑制結構甚至將晶片上的電源/接 地系統做成格點(Grid)形式，此些作法將對整體 EMC 設計時程有所改善且成本的 管控上將會更優良[19]。
圖 1-3、構裝元件模型資料庫雲端設計平台之整合式應用
IP Platform
Chip-PKG-Board Co-Design PI EMC
SI
• ICEM-CE Modeling
• ICEM-RE Modeling
• Emission Prediction
• Delay time
• S-Parameter
• Crosstalk
• Diff/Com mode
• Eye
• IR-Drop
• Z-Parameter
• SSN
• PDN Design
• Target Impedance
4
基於上述提到半導體產業鏈上對於系統之整合現況以及整合度過高所衍生出 之電磁相容議題；本論文站在構裝設計者角度切入，針對兩種常見之構裝形式：
釘架式(Leadframe)以及基板式(Substrate)，改變其金線(Wire bond)打線型式以及構 裝結構，搭配低輻射低干擾之傳輸線晶片以及符合國際電工委員會(International Electrotechnical Commission, IEC)提出的 IEC61967 測試標準之測試載板[20]，進行 構裝電磁干擾之量測，期能探討得出構裝端的電磁輻射分析，並訂定其 EMC 最佳 化解決方案。另一方面，針對 IEC-62433 規範提出的 EMC 模型建立構想[21]，本 論文也提出構裝中各元件的寬頻等效行為模型，並將此個別模型進行串接且針對 訊號回流不連續效應進行補償，完成構裝寬頻電路模型。最後，如圖 1-3，在 Agilent 公司的先進設計系統中(Advanced Design System, ADS)初步完成構裝元件模型資 料庫雲端設計平台，未來期能利用此平台快速進行晶片-構裝-印刷電路板之整合方 案，免於因電磁模擬軟體的設定及處理時間造成產品設計時程拉長的缺點，有效 率地達成訊號完整性(Signal Integrity, SI)、電源完整性(Power Integrity, PI)以及電磁 相容 EMC 之快速驗證。