晶圓層級靜電放電量測

本次實驗使用 HANWA TLPG 對測試鍵量測，將量測所得到的參數整理為表 4.1，

其中可以注意到高壓對稱結構 NMOS 與高壓非對稱結構 NMOS 的元件崩潰電壓分別為 78V 與 84V，而透過 HANWA TLPG 所量測到的寄生電晶體導通電壓分別為 80V 與 109V，兩者能夠承受的二次崩潰電流分別為 1.29 安培與 2.58 安培，這樣的結果顯示高 壓對稱結構 NMOS 導通速度較快，但是能承受的電流較小，不適合做為靜電放電防護 元件。而高壓非對稱結構 NMOS 雖然能夠承受 2.5 安培的測試電流，但是內部的寄生電 晶體在靜電放電現象發生時不易導通，可能在高壓 NMOS 非對稱結構的寄生電晶體導 通前靜電放電電流可能已經傷害到內部電路，高壓對稱結構 NMOS(without NBL)與高壓 非對稱結構 NMOS(without NBL)在傳輸線觸波產生器量測得到的電流電壓曲線如圖

4.11 與圖 4.12 所示。

表 4.1 高壓對稱結構 NMOS(without NBL)與高壓非對稱結構 NMOS(without NBL)利用 HANWA TLPG 所量測到的電性參數

V predict Vsb(V) It1(A) Vh(V) It2(A) It2*1500

X50NS1#4 DA=3 78 80.1 -2.7E-03 15.7 1.29 1935

X50NA1#4 DA=3 84 109.7 3.8E-03 14.9 2.58 3872

TEST KEY split(μm) 4156 BV(V) TLPG

圖 4.11 高壓對稱結構 NMOS(without NBL) TLP 量測結果。

圖 4.12 高壓非對稱結構 NMOS(without NBL) TLP 量測結果。

Asym. NMOS without NBL, W=50*4μm,DA=3μm

0

1.E-12 1.E-11 1.E-10 1.E-09 1.E-08 1.E-07 1.E-06 1.E-05 1.E-04

current leak Symmetric NMOS(without NBL),W=50*4,DA=3μm

0

1.E-12 1.E-11 1.E-10 1.E-09 1.E-08 1.E-07 1.E-06 1.E-05

current leak

表 4.2 顯示的是高壓非對稱結構 NMOS(with NBL)的 TLPG 量測結果，首先透過 HP-4156 半導體參數量測儀可以發現加入高濃度的 N-type 掩埋層(N+ buried layer， NBL) 後元件的崩潰電壓由原先的 78V 大幅下降到 60V，雖然元件的崩潰電壓下降但是仍高於 這個製程的 50V 最大工作電壓，同時也大於 55V (1.1 倍 VDD)避免暫態電壓變化可能帶 來的風險，因此使用較高濃度 N-type 掩埋層的元件不會影響電路操作。而透過 HANWA TLPG 量測此一結構的電性參數明顯發現觸發電壓幾乎等於元件崩潰電壓，這代表高壓 非對稱結構 NMOS 加入高濃度 N-type 掩埋層後寄生電晶體在元件崩潰發生後寄生電晶 體可以快速導通，同時擁有高達 2 安培以上的二次崩潰電流，此一結構的電流-電壓曲 線如圖 4.13。

表 4.2 高壓非對稱結構 NMOS(with NBL)利用 HANWA TLPG 所量測到的電性參數。

V predict Vsb(V) It1(A) Vh(V) It2(A) It2*1500

X50NA6#4 DA=3 60 60.6 1.5E-02 22.4 2.28 3423

TEST KEY split(μm) 4156 BV(V) TLPG

圖 4.13 高壓非對稱結構 NMOS(with NBL) TLP 量測結果。

表 4.3 顯示的是高壓非對稱結構 NMOS (partial NBL)的 TLP 量測結果，此一結構主

Asymmetric NMOS (with NBL), W=20*2μm, DA=3μm

0 0.5 1 1.5 2 2.5

0 10 20 30 40 50 60 70

voltage(V)

current(A)

1.E-12 1.E-11 1.E-10 1.E-09 1.E-08 1.E-07 1.E-06 1.E-05

current leakage

要的目的為避免高濃度的 N-type 掩埋層降低元件崩潰電壓到操作電壓以下，因此在不增 加光罩的條件下利用 N-type 掩埋層的佈局方式改變 N-type 掩埋層的有效濃度，但是減 少 NBL 面積的作法似乎無法大幅改變元件崩潰電壓，崩潰電壓只有增加 2V，一旦元件 下方有 N-type 掩埋層，元件的崩潰電壓就下降至約 60V，唯一有明顯差異的是隨著 N-type 掩埋層的面積減少寄生電晶體的導通電壓也隨之大幅度增加，一般來說我們希望電晶體 導通電壓高於操作電壓但是低於內部電路的崩潰電壓，因此這樣的結果是沒有幫助的，

此一結構的電流-電壓曲線如圖 4.14。

表 4.3 高壓非對稱結構 NMOS (partial NBL) 利用 HANWA TLPG 所量測到的電性參數。

V p r e d i c t V s b ( V ) I t 1 ( A ) V h ( V )I t 2 ( A )I t 2 * 1 5 0 0 X 5 0 N A 1 1 # 1 T Y P E - I V , M A = 4 60 68.1 2.9E-02 20.4 1.93 2892

X50NA11#2 TYPE-IV,MA=5 62 84.4 3.5E-02 14.2 2.10 3150

X50NA11#3 TYPE-IV,MA=6 62 83.1 9.9E-03 16.2 2.14 3210

T E S T K E Y s p l i t ( μ m ) 4 1 5 6 B V ( V ) T L P G

圖 4.14 高壓非對稱結構 NMOS (partial NBL) TLP 量測結果。

表 4.4 顯示的是高壓非對稱結構 NMOS (partial butting contact)的 TLP 量測結果，以 圖 36 的佈局方式減少源極與基版 butting contact 的數目去增加基板電阻，由測試結果推 論單純減少 butting contact 數目並無法有效降低電晶體的導通電壓，但是若 butting

Asymmetric NMOS (partial NBL), W=20*2μm, DA=3μm, MA=3μm

0 0.5 1 1.5 2 2.5

0 10 20 30 40 50 60 70 80 90

voltage(V)

current(A)

1.E-12 1.E-11 1.E-10 1.E-09 1.E-08 1.E-07 1.E-06 1.E-05

current leakage

contact 擺放至特定位置增加電流由集極與基極接面至基極 contact 的路徑長度使串聯電 Vsb(V) It1(A) Vh(V) It2(A) It2*1500 X50NA1#4 normal butting 84 109.7 3.8E-03 14.9 2.58 3872

X50NA4#3 1/8 butting 87 107.7 7.1E-04 16.2 2.58 3866

X50NA4#4 partial butting 87 72.0 -2.2E-03 16.1 2.41 3615

4156 BV(V) TLPG

TEST KEY split

圖 4.15 高壓非對稱結構 NMOS (partial butting contact) TLP 量測結果。

由傳輸線觸波產生器量測的電性參數可以讓我們排除一些不適合的元件，例如同樣 是高壓非對稱 NMOS 元件，有植入 NBL 的元件觸發電壓遠低於沒有植入 NBL 的元件，

即使 partial butting contact 結構可以降低觸發電壓到 72V。在測試鍵中有植入 NBL 的元 件可以在小面積下得到相同的二崩潰電流適合作為靜電防護元件，但是 partial NBL 結 構會使元件觸發電壓增加，這在實際的電路中可能帶來風險，獲得這些電性參數後可以 排除部分結構不進行後續測試，同時降低封裝成本與測試分析時間。

Asymmetric NMOS (without NBL & partial butting) , W=50*4μm, DA=5μm

0

1.E-12 1.E-11 1.E-10 1.E-09 1.E-08 1.E-07 1.E-06 1.E-05

current leak