靜電防護元件結構與參數

理想上靜電防護元件希望可以在不改變製程與增加光罩的條件下被製造，因此元件 的佈局方式對於靜電防護工程是非常重要的[20]，一般常用的佈局參數如下:

汲極 CONTACT 到閘極的距離

大電流發生時伴隨而來的熱效應是導致元件接面受損的主因，由於熱源產生於 P-N 接面或是最大電場的位置，因此增加汲極 CONTACT 到閘極的距離可以使汲極

CONTACT 遠離熱源避免發生 CONTACT spiking 以獲得更好的靜電防護能力，但是相對 增加元件面積。

場氧化層的長度:

靜電防護元件透過寄生電晶體的導通排放靜電電流，可利用場氧化層的長度的調變 去控制元件的崩潰電壓使其低於標準元件的崩潰電壓，而元件崩潰後所產生的大電流將 提供足夠的基板電流幫助寄生電晶體導通。

通道長度:

NMOS 元件的通道區域是 P-type，對於寄生電晶體而言如同於電晶體的基極，減小 基極寬度有利於電晶體的導通，但是過短的通道長度也會導致 punch through 現象發生。

指叉狀結構:

靜電電放電元件需要足夠的面積排放電流，為了節省佈局面積在元件佈局時會使用 指叉狀結構的佈局方式，然而有些製程的元件結構會發生不均勻導通的現象，此時過多 的指叉狀結構也無法提升靜電防護能力。

本次實驗使用高壓對稱結構 NMOS(without NBL)、高壓非對稱結構 NMOS(without NBL)與高壓非對稱結構 NMOS(with NBL)三種元件結構，元件結構與實際佈局圖分別列 在圖 4.1 至圖 4.10，本次實驗主要的佈局參數如下:

N+ Buried layer (NBL):

NBL 主要的功能是隔離 HV-PMOS 的汲極與基底，HV-NMOS 本身並不需要使用 N-type 掩埋層，若在高壓對稱 NMOS 元件下方植入 N-type 掩埋層則會讓汲極與源極直 接導通使閘極失去開關的功能，而在高壓非對稱 NMOS 元件下方植入 N-type 掩埋層有 機會形成縱向 NPN 電晶體(vertical NPN structure)(VNPN)幫助排放 ESD 電流，但是有可 能因 NBL 的高濃度使元件崩潰電電壓大幅下降或是縱向 punch through 的發生，有時甚 至低於操作電壓，因此使用上有一定的風險。

Partial NBL 結構:

高濃度的 N-type 掩埋層可能使高壓元件的崩潰電電壓大幅下降，但是若要調整 N-type 掩埋層濃度則要增加光罩，製程上還需要上光阻、曝光、顯影、植入與去光阻…

等製程步驟，為了不增加成本與生產時程(circle time)，本次實驗以 partial NBL 佈局方式 嘗試以不改變製程流程的方式降低 N-type 掩埋濃度[21][22]。

Partial butting contact:結構

在論文的第二章提到基板電阻將會影響寄生電晶體導通所需要的電壓與電流，本次 實驗以 Partial butting contact 的方式增加機版串聯電阻，希望以更小的基板電流達到射 極與基極接面就可以形成順向偏壓，若元件崩潰機制剛開始發生就能導通寄生電晶體將 更有效的防護內部電路。

4.1.1 High voltage symmetric NMOS structure (without NBL) 元件結構 :

P-

N-N+

N+

P-substrate

SA DA

L

FOX F

圖 4.1 高壓對稱結構 NMOS(without NBL)。

實際佈局 :

圖 4.2 高壓對稱結構 NMOS(without NBL)。

4.1.2 High voltage asymmetric NMOS structure (without NBL) 元件結構 :

P-

N-N+ N+

P-substrate P+

SA DA

L FOX

F

圖 4.3 高壓非對稱結構 NMOS(without NBL)。

實際佈局 :

圖 4.4 高壓非對稱結構 NMOS(without NBL)。

4.1.3 High voltage asymmetric NMOS structure (with NBL) 元件結構 :

P-

N-N+ N+

P-substrate P+

NBL

SA DA

L

FOX F

圖 4.5 高壓非對稱結構 NMOS(with NBL)。

實際佈局 :

圖 4.6 高壓非對稱結構 NMOS(with NBL)。

4.1.4 High voltage asymmetric NMOS structure (partial NBL) 元件結構 :

P-

N-N+ N+

P-substrate P+

NBL NBL NBL NBL

SA DA

L

FOX F

MA MA MA

圖 4.7 高壓非對稱結構 NMOS (partial NBL)。

實際佈局 :

圖 4.8 高壓非對稱結構 NMOS (partial NBL)。

4.1.5 High voltage asymmetric NMOS structure (partial butting contact) 元件結構 :

P-

N-N+ N+

P-substrate P+

SA DA

L

FOX F

圖 4.9 高壓非對稱結構 NMOS (partial butting contact)。

佈局示意圖 :

圖 4.10 Partial butting contact 佈局方式。