靜電放電測試方式

靜電放電的測試主要是模擬環境中的靜電源與元件接觸後流過待測物的電流對積 體電路產生的損害，靜電放電的待測物(device under test，DUT)可分類為下面三個種類 :

晶圓層級(wafer level)靜電放電測試 :

待測物為在晶圓上未經封裝的單一元件，例如二極體(diode)，閘極接地電晶體 (GGNMOS)， 寄生電晶體(Parasitic BJT)，寄生場氧化層電晶體(Parasitic field device)…

等，也可以用輸出輸入級的拉升與拉降元件與電壓鉗制元件(power clamp device)組合成 的簡單電路進行測試，以上的元件或是電路可利用傳輸線觸波產生器去模擬靜電放電現 象發生在積體電路上的情形。

零件層級(Component level or IC level)靜電放電測試 :

標準的零件層級靜電放電測試是以單顆積體電路為單位的待測物利用合乎規範的 測試儀器進行靜電放電測試(如: KeyTek Zap master)，測試方式是由積體電路接腳注入電 流，驗證整個電路中所有的接腳在注入電流時靜電放電防護元件是否都能即時旁通電流 以保護內部電路。

系統層級(System level)靜電放電測試 :

指積體電路本身或是與機版上所有積體電路組成的系統或是產品一起接受靜電放 電的測試，由於這樣的測試已經加上電源，這樣的測試條件下有可能引起閉鎖現象 (latch-up)或是寄生結構導通的電性過應力現象(Electrical Overstress， EOS) [16]，因此系

統層級的可靠度測試超出本論文討論的範圍，故不多做討論。

自然界的靜電電荷會累積在不同材質的物體上，因此在釋放電荷的時候會因帶電荷 物體的不同而產生不同的放電行為，一般業界對靜電放電現象主要考慮下面三種放電模 式:

人體放電模式(Human Body Model， HBM) 機器放電模式(Machine Model， MM)

元件充電模式(Charged Device Model， CDM)

人體放電模式(Human Body Model， HBM) :

人體靜電模式是模擬當人體因摩插或是其他因素累積靜電，由於鞋底絕緣性能好，

累積在人體中的電荷無法排放，一旦人體接觸到導體或是待測物的接腳時人體的放電現 象，目前對於人體放電模式的測試大多是以規範 MIL-STD-883C method 3015.7、ESDA

STM5.1-1999為標準， 規範中將人體等效電容定義為 100pF，人體等效電阻定義為

1.5KΩ，當開關由節點 A 到節點 B 時，電容放電在毫微秒(ns)的時間釋放數安培(A)的電 流，對待測物放電，其等效電路如圖 2.10。

圖 2.10 人體放電模式的等效電路示意圖。

Device Under

Test 1.5k ohm

100pF R

V

+

-A B

機器放電模式(Machine Model， MM):

機器放電模式是指機器本身累積的電荷接觸到積體電路接腳後放電的行為，一般對 於機器放電模式是以日本電子工程協會提出的EIAJ-IC-121 method20 為測試規範，由於機 器本身大多以金屬製造因此機器放電模式的等效電阻為0Ω，其等效電容定為 200pF。

因為機器放電模式的等效電阻為 0，故其放電的過程更短，在幾毫微秒到幾十毫微秒之 內會有數安培的瞬間放電電流產生，對於積體電路的危害更大，其等效電路如圖 2.11。

圖 2.11 機器放電模式的等效電路示意圖。

元件充電模式(Charged Device Model， CDM):

在元件充電放電模式中由於積體電路本身經過磨擦或是其他因素累積電荷於元件 內部，但是在沒有對外放電路徑的條件下並不會對積體電路造成損害(例如積體電路被 放置在膠管內)，一旦積體電路離開膠管接觸到低電位形成放電路徑時靜電將會從積體 電路內部流出，造成積體電路受損，此種放電模式的放電時間很短，約幾毫微秒之內，

高達數安培的峰值電流將導致積體電路受損，其等效電路如圖 2.12。因積體電路擺放角 度不同與積體電路封裝形式的不同對於等效電容都會有差異，因此不易模擬，正式的國 際標準規範目前仍在協議中，目前 non-socketed CDM 主要的國際工業標準規範是依照 ESD STM5.3.1-1999。

Device Under 200pF Test

R

V

A B

+

-圖 2.12 元件充電模式靜電放電的等效電路示意-圖。

圖 2.13 為人體放電模式、機器放電模式、元件充電模式與傳輸線觸波產生器的放電 電流波型比較圖，圖中傳輸線觸波產生器所產生的方波類似於人體放電模式的坡型因此 可以用來模擬人體放電模式的能力，而機器放電模式的波形因為測試機台導線的雜散電 感與電容互相偶合產生上下震盪的情形，元件充電模式是時間最短能量最大的靜電放電 置放模式。

圖 2.13 人體放電模式、機器放電模式與元件充電模式的靜電放電電流波形與傳輸線觸 波產生器所產生的方波波形比較[1]。

一般商用積體電路要求人體放電模式能力為 2KV 以上，相當於 1.33A 的電流，然 Device

Under Test

Short circuit

A B

R

C V

+

-而隨組裝積體電路環境的不同對於人體放電模式能力也可能有更高的需求，但是這可以 藉由操作人員裝備接地環、防靜電鞋或是組裝工廠配備防靜電台墊、防靜電地板…等設 備將排放靜電降低積體電路受損的風險。

2.2.1 晶圓層級靜電放電測試

傳輸線觸波產生器(TLPG， Transmission Line Pulsing Generator)用於量測元件的二 次崩潰電流特性，適合模擬晶圓層級的靜電放電特性，其架構與等效電路分別如圖 2.14 與圖 2.15 如圖所示，傳輸線觸波產生器的原理是以充電電源對電容充電，此時電流不會 流向待測物，等開關轉向待測物時，储存於電容內的電荷釋放並對待測物進行放電 [17][18]。

圖 2.14 傳輸線觸波產生器架構示意圖[18]。

圖 2.15 傳輸線觸波產生器等效電路示意圖[3]。

隨著充電電壓增加，電容釋放出來的電流也越大，圖 2.16 表示隨著充電電壓的增加 由待測物上所量測到的電壓電流曲線，傳輸線觸波產生器就是以這樣的方式驗證晶圓層 級的靜電放電能力，由傳輸線觸波產生器所量測得到的電壓電流曲線可以獲得許多靜電 放電相關參數，由這些參數去判斷元件的防護效果。

積體電路設計公司最後是以封裝好的積體電路使用 KeyTek Zap master MK2 機台並 依照規範 MIL-STD-883C method 3015.7 的測試方式驗證靜電防護能力，但是這樣的測 試下只能得到通過或是失效的結果，無法清楚了解元件導通行為，利用傳輸線觸波產生 器不但可以請楚反應出待測物接受靜電放電時的元件特性更可以在封裝前淘汰一些能 力很差或是特性不適合的防護元件，對於了解靜電放電行為與節省成本有很大的幫助。

前一節有提到傳輸線觸波產生器的方波是模擬人體放電模式的靜電電流，機器放電 模式目前沒有晶圓層級的量測機制，而元件充電模式的放電速度在幾毫秒(ns)之內需要 使用快速的脈衝(very fast rising square pulse， VF-TLP)驗證。

圖 2.16 不同充電電壓下得到的電流電壓曲線[1]。

在晶圓層級可以利用傳輸線觸波產生器所得到下列的電性參數:

Vt1: 觸發電壓(Trigger Voltage， Vt1)(snapback Voltage)，當靜電放電電流將寄生電晶體 的集極端(MOS 元件的汲極端)與寄生電晶體的基極端(MOS 元件的基極端)壓差提升至 接近接面崩潰電壓時(或是元件崩潰電壓)，產生的崩潰電流經由元件下方的 WELL 吸收 並導致寄生電晶體的射極端(MOS 元件的源極端)與寄生電晶體的基極端(MOS 元件的基 極端)達到約 0.7V 壓差使寄生電晶體導通，而寄生電晶體導通時的電壓稱為觸發電壓，

常利用寄生 NPN 電晶體觸發電壓的高低來判斷靜電放電測試元件是否能夠即時導通達 到防護的功效。

It1 : 觸發電流(Trigger Current， It1)，由觸發電流的大小可以得知需要多大的崩潰電流 才能讓射極與基極接面達到順向偏壓使寄生電晶體導通，觸發電流的大小可以利用元件 結構與 N-WELL/P-WELL 濃度或是基板濃度調整，但是在不改變製程參數的條件下常以 改變元件佈局方式達到調整觸發電流與觸發電壓的目的。

Vh : 保持電壓(Holding Voltage， Vh )， 寄生電晶體導通後進入負電阻區，由於阻抗變

小因此兩端點的壓差也會變小，有效寄生電晶體元件的內阻將會影響保持電壓的大小，

對靜電防護的觀點希望能夠得到較小的保持電壓，但是若保持電壓低於操作電壓將可能 影起閉鎖(latch-up)現象的發生。

It2 : 二次崩潰電流(Second Breakdown Current，It2)代表靜電放電電流達到元件達接面或 是寄生電晶體所能承受的最大電流值，二次崩潰由熱能所引發，對元件造成永久性，不 可回復的損壞，以人體放電模式通過 2KV 換算，二次崩潰電流約等於 1.33 安培。

圖 2.17 表示靜電防護元件的考量，在靜電防護元件的設計上需要考量靜電防護元件 的崩潰電壓(breakdown voltage)必須大於積體電路最大操作電壓以避免靜電放電防護元 件影響積體電路的正常操作，此外當靜電放電現象發生時，防護元件必須比內部電路的 元件先動作，以確保靜電放電防護元件能有效達到保護積體電路的目的，所以靜電放電 防護元件的導通電壓必須低於內部電路的崩潰電壓，而保持電壓越低則可降低功率損耗

（P=I * V），低保持電壓的結構能夠承受較大的電流，靜電放電防護元件中矽控整流器 的保持電壓最低相對能承受的二次崩潰電流也最大，矽控整流器這樣具有 PNPN 路徑的 元件雖然在靜電放電測試下具有最好的靜電放電防護能力，但是在同為可靠度測試的拴 鎖(latch-up)測試中則容易引起拴鎖現象，一旦拴鎖發生，矽控整流器中的寄生 NPN 電 晶體與 PNP 電晶體將會形成正回授機制，這樣的的低電阻大電流的特性將導致積體電 路損壞[7]。

圖 2.17 靜電防護元件的觸發電壓需要避免高於標準元件崩潰電壓同時不能低於操作電 壓[7]。

比較不同的靜電防護元件在傳輸線觸波產生器量測下所得到的結果，如圖 2.18 中 二極體結構沒有寄生電晶體，所以在正電荷或負電荷的放電行為下只有單純的 P-N 接面 的順向偏壓與逆向偏壓特性，而閘極接地電晶體與場氧化層電晶體同樣具有寄生電晶體 因此會有負電組特性，矽控整流器元件導通後具有極低的導通電阻與維持電壓(通常約

比較不同的靜電防護元件在傳輸線觸波產生器量測下所得到的結果，如圖 2.18 中 二極體結構沒有寄生電晶體，所以在正電荷或負電荷的放電行為下只有單純的 P-N 接面 的順向偏壓與逆向偏壓特性，而閘極接地電晶體與場氧化層電晶體同樣具有寄生電晶體 因此會有負電組特性，矽控整流器元件導通後具有極低的導通電阻與維持電壓(通常約