本論文之 Differential CMOS 低雜訊放大器模擬結果

圖4-9 輸入端反射係數S11

S11模擬結果說明:由於適當的選擇電晶體的尺寸，使得

Γ _s = Γ _opt

且盡量接近

_{Γ in} ^*

，所以有2GHz頻寬的輸入端反射係數。如圖4-9，輸入 端反射係數S11<-10dB於4.875GHz~6.95GHz。

圖4-10 輸出端反射係數S22

S22 模擬結果說明:由於輸出端為高阻抗的特性，若使用 L、C 被 動元件作匹配元件，將不易得到較寬頻的匹配結果，而使用共洩極組 態及共源極組態的匹配電路架構，即可得到較寬頻的輸出端的阻抗匹 配。如圖 4-10，輸出端反射係數 S22<-10dB 於 1.575GHz~10GHz。

圖4-11 增益S21

S21模擬結果說明:如圖4-11，增益S21>10dB於3.9GHz~5.65GHz。

由圖中可以看到增益的最大值是18.025dB，在頻率是4.775GHz的時 候。由於電感元件模型選擇有限，導致

_{Γ in} ^*

並沒有與

Γ _opt

完全重疊，因 此增益S21會有如此的偏差。

圖 4-13 雜訊指數

圖 4-12 逆向增益 S12

雜 訊 指 數 模 擬 結 果 說 明 : 如 圖 4-13 ， NF<3dB 於 3.1GHz~5.75GHz，由於輸入端阻抗匹配採用

Γ _s = Γ _opt

，所以在頻率 5.25GHz的時候，

NF _min = 2 . 524 dB

。

S12 模擬結果說明:如圖 4-12，逆向增益 S12<-30dB，因為電路 本身使用疊接電路，所以有不錯的隔絕度。

穩定度參數，k模擬結果說明:如圖4-14，由於S

₁₁ <

1、S

₂₂ <

1且 k>1，所以無條件穩定成立。由式(2.8)、(2.9)得知

21 12

2 2 22 2 11

S S 2

S S

k 1 − − + ∆

= , ∆ =

S

₁₁

S

₂₂ −

S

₁₂

S

₂₁

因此將5.25GHz的S參數模擬結果代入以上公式，即可求得 其中

S 11 26 . 915 dB 10 ²⁰ 0 . 045

915 . 26

=

=

−

=

−

197 . 0 10

dB 102 . 14 22

S ²⁰

102 . 14

=

=

−

=

−

88 . 4 10

dB 771 . 13 21

S ²⁰

771 . 13

=

=

=

0196 . 0 10

dB 128 . 34 12

S ²⁰

128 . 34

=

=

−

=

−

最後可得 5

095 . 0 2

095 . 0 10 8 . 8 0197 . 0 045 . 0 1 k

2 3 2

× ≈

−

× +

−

= −

−

圖4-14 穩定度參數，k

圖4-16 線性度參數OIP3

IMD Pout

IM3

線性度參數

P _{1 dB}

模擬結果說明:如圖4-15所示。

dB

P 1

=

P _1dB ( dBm ) = G _{1 dB} ( dB ) + IP _{1 dB} ( dBm )

=

(13.771-1)+(-26)=-13.229dBm與實際模擬值-14.541dBm接近。

圖4-15 線性度參數

P _{1 dB}

線性度參數OIP3模擬結果說明:如圖4-16所示。

OIP3= (75.295 27.803) 4.057dBm 2

803 1 . 27 2IMD

P

_out +

1

= − + − = −

。

表4.1為本論文5.25GHz CMOS Differential LNA 設計模擬特性表。

Frequency Range 5.15~5.35GHz

DC +1.8V

Total DC Current 7.5mA Input Return Loss 26.915dB Output Return Loss 14.102dB Gain 13.771dB Noise Figure 2.524dB

P1dB -14.541dBm OIP3 -4.057dBm

功率消耗 15mW

表4.1 5.25GHz CMOS Differential LNA 設計模擬特性表

表4.2考量製程變異及PAD、Bond Wire效應後的5.25GHz CMOS Differential LNA設計模擬特性表。

Simulation corner-case=TT

Simulation corner-case=FF

Simulation corner-case=SS

PAD Effect + Bond Wire Frequency

Range 5.15~5.35GHz 5.15~5.35GHz 5.15~5.35GHz 5.15~5.35GHz DC +1.8V +1.8V +1.8V +1.8V DC

Current

2.49mA 3.14mA 2mA 2.39mA S11 -26.915dB -13.385dB -33.986dB -34.966dB S22 -14.102dB -54.070dB -10.896dB -31.113dB S21 13.771dB 16.141dB 10.469dB 6.991dB

NF 2.524dB 2.674dB 2.966dB 6.114dB P1dB -14.541dBm -12.524dBm -15.545dBm -15.562dBm

OIP3 -4.057dBm -2.608dBm -5.147dBm -5.8355dBm 表4.2 考量製程變異及PAD、Bond Wire效應後的5.25GHz CMOS

Differential LNA設計模擬特性表

4.4.1 比較三種不同設計方法的差異：

第一種設計方法：

在第一種設計方法中，使用電晶體內部的雜訊來源，推導出 NF、

P D

與

Q _L

之間的關係，然後去作一個最佳化的電晶體尺寸選擇或功率 損耗的取捨，最後設計出整個低雜訊放大器中的元件值。因此在設計 的過程中即可大約預估功率消耗、雜訊指數。輸入端的匹配電路設計 是利用電感

L _s

、L ，得到

_g Z _in = 50 Ω

的阻抗匹配，優點是可以得到最 低雜訊的電晶體尺寸。

缺點是在設計理論中，推導式(3.31)時，其中忽略了分佈閘極電 阻(R

_g

)及閘極電感耦合電阻

( R _l )

所造成的雜訊，因此在雜訊指數的 預估上會有較大的偏差。輸入端的阻抗匹配電感

L _s

、L 由於簡化電

_g

晶體內部寄生效應，因此輸入端的阻抗匹配會有不準確的預估，在輸 出端的阻抗匹配方面高阻抗的特性，造成匹配電路完成後，呈現非常 窄頻的輸出端反射係數。

第二種設計方法：

在第二種設計方法中，主要是使用電感

L _s

及 M1、M2 電晶體通 道寬度 W1 及 W2 使電路中最低雜訊的阻抗Z

_opt

與電晶體輸入端

Z ^* _in

重疊，再使用L 完成輸入端阻抗匹配。優點是在雜訊指數的預估上，

_g

因為是考慮整體電路的影響，因此理論上會有較準確的預估且由於

Z

opt ≈ Z ^* _in

，因此，與第一種設計方法比較有更好的輸入端匹配結果。

缺點是在本設計方法中，沒有明確說明電晶體尺寸的選擇，並且 呈現非常窄頻的輸出端反射係數。

本論文的設計方法：

首先使用第一種設計方法選擇電晶體尺寸及偏壓電路；再利用電 晶體源極端低輸入阻抗特性，使輸出端阻抗匹配會有較寬頻的反射係 數。然後再參考第二種設計方法，在輸入端的阻抗匹配考慮最低雜訊 指數與最大功率增益同時發生，即

Γ _in ^* = Γ _s = Γ _opt

，因此本論文避免第 一種設計方法中雜訊及輸入端的阻抗匹配會有不準確的預估，也避免 第二種設計方法中沒有明確電晶體尺寸選擇的缺點。雖然

_{Γ in} ^*

、

_{Γ s}

、

Γ _opt

只能盡量靠近，不過雜訊指數與增益也有不錯的模擬結果。

本論文 CMOS 差動式低雜訊放大器佈局平面圖，如圖 4-17 所示:

CKT name : 差動低雜訊放大器之研究與設計(設計名稱) Technology : 0.18

µ

m 1P6M CMOS(使用製程)

Chip Size : 1.470 * 1.468 mm

²

(晶片面積；mm

²

) Transistor : 11(電晶體數)

Power Dissipation : 15mW (功率消耗；mW) Frequency : 5.25GHz (工作頻率 ; GHz) CAD Tool : ADS 、 OPUS

圖4-17 CMOS差動式低雜訊放大器佈局圖

在文檔中 題目：應用於無線區域網路之 5.25GHz CMOS 差動式低雜訊放大器 (頁 62-70)