第四章 模擬結果及量測考量
4.2 本論文之 Single-End CMOS 低雜訊放大器設計方法
4.2.1 本論文之 Single-End CMOS LNA 設計流程
參考設計方法(一)中，圖 3-10 可知 NF、
P D
與Q L
之間的關係，在本論文中選擇 NF=1.8dB、
P D
=5mW 及Q L
=4。與設計方法(一)中，Q L
=6 不同，主要原因是較符合實際的電路設計[23]，另外 NF=1.8dB 與設計方法(一)中，NF=1.7dB 也不同，這是由於選擇Q L
=4 所造成 的。(二)決定 M1 與 M2 的通道寬度 W 值：
參考設計方法(一)中，決定電晶體 M1、M2 尺寸，必須先得知 下列參數：其中
C ox ≈ 8 . 45 mF / m 2
、ω 0 = 2 π f = 3 . 2986 × 10 10 rad / sec
、um 18 . 0
L
=
、R s = 50 Ω
，並使用上一流程步驟所選擇的Q L
=4，可得 知 M1 的通道寬度尺寸，如下式(4.5)。um 150 ]
Q R 3 LC
[2
W
1
P D , opt , L s ox D 0
P , opt , 1
m = ω − ≈
(4.5)根據模擬的經驗可以發現，M2 的通道寬度尺寸是取捨於增益與 穩定度之間。因此在本論文設計方法中，M2 的通道寬度尺寸 W2 設 計為 50um，與設計方法(一)中 W2 的值相同。
(三)設計偏壓電路(DC Bias)：
由於 LNA 的
V dd
是 1.8V，再加上設計偏壓電路時考慮差動式疊 接電路的架構，因此電晶體的V DS
必須由V dd
平均取得。在設計流程 步驟(一)已經選擇P D
=5mW，所以I D ( M 1 , M 2 ) ≈ 2 . 8 mA
，利用DS
D V
I −
直流曲線，找到對應的V GS = 0 . 6 V
及V DS = 0 . 5 V
，如圖 4-2 所示。(四)設計輸出端匹配電路：
共源疊接放大器的輸出高阻抗特性，使得
Γ out
不易達到 50O 的阻 抗匹配，且高阻抗在 Smith chart 中的 impedance Q 值相對增加，利用 公式BW = f 0 / Q
可以發現，頻寬相對減小，其中f 0
是中心頻率，BW 是頻寬，Q 是 Smith chart 中的 impedance Q 值。因此，本論文利用電晶體源極端低阻抗特性進行
Γ L = Γ out *
的共軛 複數阻抗匹配，即Z L = Z * out = 50 Ω
。所以設計1 / gm 3
=100O、1 / gm 4
=gm 5
/
1
=50O，使得Z out = ( 100 // 100 ) = 50 Ω
，如圖 4-3 所示，如此即滿 足式(4.4)。其中 W3=40um，W4=W5=100um。圖 4-2
I D − V DS
直流曲線圖4-3 本論文設計
Z L = Z * out = 50 Ω
之Single-End CMOS LNA電路架構 (五)設計輸入端匹配電路：參考設計方法(二)中，輸入端的阻抗匹配考慮到最低雜訊指數與 最大功率增益同時發生， 因此將 M1 電晶體源極端串接一電 感 Ls(2.369nH)，本論文之 Single-End CMOS LNA 電路架構，如圖 4-3 所示。將電路設定在單一頻率 5.25GHz，然後在
Γ s
plane 進行輸入端 的阻抗匹配。可以發現最低雜訊之反射係數Γ opt
最接近Γ in *
在 Smith chart 上的位置，如圖 4-4 所示。由於Γ opt
與Γ in *
並沒有完全重疊，因此 最低雜訊指數與最大功率增益還是沒有完全兼顧，最後再利用 Lg 及 Cg 即完成輸入端匹配電路，如圖 4-5 所示。Γin*
Γopt
圖4-4
Γ opt
最接近Γ in *
在Smirh Chart上的位置圖 4-5 輸入端阻抗匹配的電路架構 (六) Single-End CMOS LNA 完整電路：
本論文的 Single-End CMOS LNA 完整電路架構如圖 4-6 所示，
其中輸入端匹配電路是由
L s
、L 、Cg 及電晶體通道寬度所組成；電g
路主體部分即包括 command drain 及 command source 的電路架構，因 此即完成Γ L = Γ out * = 50 Ω
。Vin
TSMC_CM018RF_MIMCAP C8
Cs=0.15 pF lt=11.677 um TSMC_CM018RF_SPIRAL_TURN L3
Ls=2.369 nH nr=2.5 TSMC_CM018RF_MIMCAP C2
Cs=0.95 pF lt=29.388 um TSMC_CM018RF_MIMCAP C3
Cs=0.95 pF lt=29.388 um
Term Term1 Z=50 Ohm Num=1
TSMC_CM018RF_NMOS_RF M5
nr=40 wr=2.5 um lr=0.18 um Type=1.8V triple-well TSMC_CM018RF_NMOS_RF M4
nr=40 wr=2.5 um lr=0.18 um Type=1.8V triple-well TSMC_CM018RF_NMOS_RF M3
nr=16 wr=2.5 um lr=0.18 um Type=1.8V triple-well
TSMC_CM018RF_MIMCAP C5
Cs=0.95 pF lt=29.388 um
TSMC_CM018RF_MIMCAP C4
Cs=0.95 pF lt=29.388 um TSMC_CM018RF_MIMCAP C6
Cs=0.95 pF lt=29.388 um TSMC_CM018RF_MIMCAP C7
Cs=0.95 pF lt=29.388 um
Term Term2 Z=50 Ohm Num=2
V_DC Vbias Vdc=0.6 V
TSMC_CM018RF_SPIRAL_TURN L2
Ls=2.369 nH nr=2.5
TSMC_CM018RF_SPIRAL_TURN L1
Ls=6.038 nH nr=4.5
TSMC_CM018RF_NMOS_RF M1
nr=60 wr=2.5 um
TSMC_CM018RF_NMOS_RF M2
nr=20 wr=2.5 um
TSMC_CM018RF_RES R1
V_DC SRC3 Vdc=1.8 V
圖 4-6 本論文 Single-End CMOS LNA 的完整電路
在文檔中
題目：應用於無線區域網路之 5.25GHz CMOS 差動式低雜訊放大器
(頁 56-61)