題目：應用於無線區域網路之 5.25GHz CMOS 差動式低雜訊放大器

中 華 大 學 碩 士 論 文

題目：應用於無線區域網路之 5.25GHz CMOS 差動式低雜訊放大器

5.25GHz CMOS Differential LNA for WLAN

系 所 別：電機工程學系碩士班 學號姓名：M09001021 李建鋒 指導教授：田慶誠 博士

中華民國 九十二 年 七 月

中文摘要

本論文第一部份是IEEE 802.11a WLAN 接收器射頻系統之設計 規劃， 論文第二部份是選定直接降頻式接收器架構，利用 TSMC CMOS 0.18µm 的製程設計5GHz差動式低雜訊放大器。

串疊式型態的低雜訊放大器在無線通訊系統上相當受到歡迎。為 了得到良好的雜訊特性選用主動元件的方法是採用Thomas Lee教授 所提出的方法，加入源極回授電感可以將等雜訊圓與等功率增益圓拉 得很靠近，使輸入阻抗匹配更容易去達成。

本論文之差動式低雜訊放大器在5.25GHz模擬結果為：輸入返回 損 耗 26dB、 輸 出 返 回 損 耗 14dB、 增 益 為 13.771dB、 雜 訊 指 數 為 2.524dB、

P _{1 dB}

為-14.541dBm、OIP3為-4.057dBm。

Abstract

This thesis presents: (1) the study of RF system planning and receiver architecture for IEEE 802.11a WLAN OFDM system, and (2) development of 5GHz CMOS differential LNA RF ICs for a direct-conversion receiver. The 5GHz CMOS differential LNA uses a TSMC standard 0.18µm CMOS technology.

Cascode topologies of the low noise amplifiers are quietly popular for the wireless communication system. Selecting devices for getting good noise performances are given by the Thomas Lee’s method. Adding source feedback inductances can make noise circles and available power gain circles closer, therefore input matching can be more easily achieved.

The simulation results for the differential low noise amplifier at 5.25GHz are as follows: input and output return loss are greater than 26dB and 14dB, gain is 13.771dB, noise figure is 2.524dB,

P _{1 dB}

is -14.541dBm, and the OIP3 is -4.057dBm.

誌謝

首要感謝田慶誠老師的啟蒙與老師悉心建立的研究環境，在資料 豐富的環境下，研究工作自然也事半功倍;感謝口試老師:魏學文老 師、曾振東老師、黃瑞彬老師與王健仁老師對於論文的指導與建議，

學生受益良多。

田慶誠老師可能是我這生當中，遇到最認真最努力的一位老師，

老師的用心、負責真的是無人能比，理論見解更是一針見血，有時候 大家都很佩服老師的盡心盡力，或許就是這樣，老師才能如此在所有 學生的心目當中是個非常好的老師。這本論文的一些內容，幾乎都是 老師的指導，老師可是幕後的推手，如今低雜訊放大器有初步的成 績，這算是在老師領導之下圓了一個夢，說真的，沒有老師的協助，

自己也不知道自己在做些什麼東西。當然，CIC的大力協助，讓晶片 設計的成果可以如此成功，其功勞之大，無語能形容。

感謝士慶學長、子萱、超文、建緯、鈺民、祐徵、幼林、仲加、

宗育、良昌與佳柏在我求學路上的指導與啟發。尤其好友建緯、祐徵、

仲加與宗育，研究的路走來有苦有樂，我會懷念那段與你們共同討論 課業與熬夜奮鬥的時光。昭陽、佳清、黃新、家銓、嘉豪、宗憲、柏 成、光慶與學敏學弟，感謝你們在碩士生涯的陪伴，與你們討論課業 的過程讓我獲益良多。

十八年來的求學生涯，一路走來首要感謝我的家人，尤其是父母 親的付出、關愛和包容；父母親的支持與鼓勵是我精神上的最大支 柱，謝謝你們。如果這算是點小小的榮耀，我願與你們分享。

建鋒2003 夏

目 錄

中文摘要… … … 2

英文摘要… … … 3

目錄… … … 4

第一章 緒論 1.1 研究動機… … … ...11

1.2 論文組織… … … ...… 12

第二章 接收器系統架構與低雜訊放大器的設計考量 2.1 簡介… … … ...13

2.2 接收器系統架構… … … ...13

2.2.1 超外差式接收器… … … 13

2.2.2 雙降頻式超外差接收器… … … 15

2.2.3 直接降頻接收器… … … .16

2.3 射頻前端接收器效能參數與 LNA 的規格參考… … … .19

2.3.1 雜訊指數… … … 19

2.3.2 LNA的增益及穩定度… … … 20

2.3.3 LNA的線性度… … … 23

2.3.4 LNA的規格參考… … ..… … … ..… … … 23

第三章 CMOS 低雜訊放大器之設計 3.1 簡介… … … ...24

3.2 CMOS 低雜訊放大器電路架構… … … ...24

3.3 積體電路內部的雜訊來源..… … … .26

3.3.1 通道熱雜訊… … … .… … ....26

3.3.2 分佈閘極電阻雜訊… … … .27

3.3.3 感應閘極電流雜訊… … … .… … … … ....28

3.4 CMOS 低雜訊放大器之設計(一)… … … 29

3.4.1 CMOS 低雜訊放大器雜訊模型推導… … … … .… … … 29

3.4.2 CMOS 低雜訊放大器設計方法(一)的設計流程… … … … .35

3.4.3 CMOS 低雜訊放大器設計方法(一)的模擬結果… … … ...42

3.5 CMOS 低雜訊放大器之設計(二)… … … ..45

3.5.1 CMOS 低雜訊放大器設計方法(二)的設計流程… ..… … ..45

3.5.2 CMOS 低雜訊放大器設計方法(二)的模擬結果… … … … 51

第四章 模擬結果及量測考量 4.1 簡介… … … ...54

4.2 本論文之 Single-End CMOS 低雜訊放大器設計方法… … … 54

4.2.1 本論文之 Single-End CMOS LNA 設計流程… … … 55

4.3 本論文之 Differential CMOS 低雜訊放大器設計… … … ...60

4.4 本論文之 Differential CMOS 低雜訊放大器模擬結果… … ..… … .61

4.4.1 比較三種不同設計方法的差異… … … .… … … … .67

4.5 本論文之 CMOS 差動式低雜訊放大器量測考量… … … ..… … … ..69

第五章 結語 … … … .… … .74

參考文獻… … … .… … … .75

圖目錄

圖 2-1 超外差式接收器的基本架構… … … .14

圖 2-2 雙降頻式超外差接收器之基本架構圖… … … .… … … 15

圖 2-3 直接降頻接收器之基本架構圖… … … .16

圖 2-4 本地振盪器造成之自我混波… … … .… 17

圖 2-5 強干擾造成之自我混波… … … .18

圖 2-6 放大器之雜訊指數示意圖… … … .20

圖 2-7 串級雜訊示意圖… … … .20

圖 2-8 三階非線性現象示意圖… … … ...… … … .… … … … .22

圖 2-9 1dB 增益壓縮點示意圖… … … ...… … … .… … ..… .23

圖 3-1 (a)輸入端並聯電阻之電路架構(b)共閘極電路架構(c)電阻回授 之電路架構(d)源極電感回授之電路架構...… .25

圖 3-2 共源疊接放大器電路圖..… … … .… … … .26

圖 3-3 MOSFET 之通道熱雜訊… … … ..27

圖 3-4 MOSFET 之分佈閘極電阻… … … ..28

圖 3-5 用佈局技巧降低閘極電阻… … … .28

圖 3-6 感應閘極雜訊電流示意圖… … … .29

圖 3-7 感應閘極等效雜訊電流源… … … .29

圖 3-8 共源極疊接電路圖… … … .31

圖 3-9 輸入級電晶體M1之雜訊模型… … … ...31

圖 3-10 NF、

P _D

與

Q _L

之間的關係圖… … … ....35

圖 3-11 第一種設計方法之 LNA 電路圖… … … ...36

圖 3-12 NF、

P _D

與

W _opt

之間的關係圖… … … ...37

圖 3-13

I _D − V _DS

直流曲線… … … ...38

圖 3-14

I _D − V _GS

直流曲線… … … ...38

圖 3-15 源極電感衰減電路架構… … … ...… ...39

圖 3-16 輸入端阻抗匹配的小訊號等效電路… … … ...… ...39

圖 3-17 輸出端匹配電路的設計… … … ....41

圖 3-18 設計方法(一)的完整電路圖… … … .… … … ....41

圖 3-19 設計方法(一)之 S11 與 S12… … … ..… … ...42

圖 3-20 設計方法(一)之 S21 與 S22… … … ..… … ...43

圖 3-21 設計方法(一)之 Noise figure… … … .… … … ....44

圖 3-22 設計方法(一)之穩定度參數，k… … … .… … … ....44

圖 3-23 設計方法(二)不加

L _s

之電路圖… … … .45

圖 3-24 功率增益圓與雜訊度圓的位置，不加電感

L _s

… … … … ...46

圖 3-25 設計方法(二)加上

L _s

之電路圖… … … 47

圖 3-26 功率增益圓與雜訊度圓的關係，加上電感

L _s

… … … … ...47

圖 3-27 加上電感

L _s

及L ，觀察

_g

Z

_opt

及Z

_in ^∗

在 Smith Chart 上的變化 … … … ..49

圖 3-28 輸出端匹配電路的設計… … … ..… ..49

圖 3-29 設計方法(二)的完整電路圖… … … … ...50

圖 3-30 設計方法(二)之 S11 與 S21… … … ..51

圖 3-31 設計方法(二)之 S12 與 S22… … … … ..… … … ....52

圖 3-32 設計方法(二)之 Noise figure… … … … ..… … … ..53

圖 3-33 設計方法(二)之穩定度參數，k… … … ..… ..53

圖 4-1 本論文之 CMOS低雜訊放大器設計示意圖… … ..… … … 54

圖 4-2

I _D − V _DS

直流曲線… … … ...56

圖4-3 本論文設計

Z _L = Z ^* _out = 50 Ω

之Single-End CMOS LNA電路架構 … … … ..57

圖 4-4

Γ _opt

最接近

_{Γ in} ^*

在 Smirh Chart 上的位置… … … ..… … ..58

圖 4-5 輸入端阻抗匹配的電路架構… ..… … … 59

圖 4-6 本論文 Single-End CMOS LNA 的完整電路… … … .… 59

圖 4-7 Differential CMOS 低雜訊放大器電路架構… … … 60

圖 4-8 本論文之 Differential CMOS 低雜訊放大器電路架構… … … ..61

圖 4-9 輸入端反射係數 S11… … … 61

圖 4-10 輸出端反射係數 S22… … … .… … … 62

圖 4-11 增益 S21… … … ..… … … 62

圖 4-12 逆向增益 S12… … … ..… … … 63

圖 4-13 雜訊指數… … … ..… … … 63

圖 4-14 穩定度參數，k… … … ..… … … ...64

圖 4-15 線性度參數，

P _{1 dB}

… … … ...65

圖 4-16 線性度參數 OIP3… … … ....65 圖 4-17 CMOS 低雜訊放大器佈局圖… … ..… … … .… … … .… … … … 68 圖 4-18 本論文之 CMOS 差動式低雜訊放大器測試考量示意圖… … 69 圖 4-19 On PCB 的量測方式的示意圖… … … ...69 圖 4-20 考量 PAD 和 Bond Wire 的效應後，重新進行輸入端阻抗匹配

之電路圖… … … ...… .70 圖 4-21 考量 PAD 和 Bond Wire 的效應後，重新進行輸出端阻抗匹配

之電路圖… … … ...… .71 圖 4-22 考量 PAD、Bond Wire 及 3Port-Balun 的效應後，重新進行阻

抗匹配之完整電路圖… … … ...… .72 圖 4-23 考量 PAD、Bond Wire 及 3Port-Balun 的效應後，重新進行阻

抗匹配之完整電路圖之 S 參數模擬結果… … … 73 圖 4-24 Noise Figure 模擬結果… … … 73

表目錄

表 2.1 LNA 應用於直接降頻接收器之預計規格表… … … .… … … ..23 表 4.1 5.25GHz CMOS Differential LNA 設計模擬特性表… … ..… ..66 表 4.2 考量製程變異及 PAD、Bond Wire 效應後的 5.25GHz CMOS Differential LNA 設計模擬特性表… … … .… ..… .66

第一章 緒 論

1.1 研究動機

對於需要使用資訊來處理每天業務的人來說，可以隨時隨地接入 網際網路的想法非常具有吸引力，但若用無線傳送網際網路的豐富資 訊則會大大受制於小小的手機螢幕及其有限的數據頻寬，限制了大多 數公眾體驗無線網際網路的樂趣。隨著業界大量新技術的湧現，這種 狀況將有所改變。在無需執照的5GHz頻段上工作的晶片組可使無線 傳送的數據速率高達54Mbps[1]。

在5GHz 無線標準中，採用OFDM 調變機制能實現快速、可靠 的數據傳輸。與此平行發展的是標準速度持續提高和大容量的CMOS 技術，設計師可以不再限制於砷化鎵(GaAs)和鍺化矽(SiGe)這類技 術。高速CMOS製程的實用提高了系統的整合度並降低了生產成本。

總括來說，可靠的傳輸機制和低成本的CMOS製造製程將從根本上改 變人們考慮無線網路技術的方式。

本論文使用TSMC提供之元件模型設計無線區域網路之差動式 低雜訊放大器，Low-Noise-Amplifier(LNA)為整個接收器系統的第一 級放大電路，所以在整個接收系統雜訊指數中，佔有最重要的地位。

首先將電晶體源極端串接2.369nH的電感，再利用模擬軟體可以發現 最佳反射係數(最低雜訊之反射係數)

Γ _opt

及

_{Γ in} ^*

在Smith chart上的位 置，適當的調整電晶體的通道寬度，將等雜訊圓與等功率增益圓拉得 很靠近，使輸入阻抗匹配兼顧最小雜訊指數與最大功率增益同時發 生；輸出端阻抗匹配電路，利用電晶體小信號源極端低輸入阻抗的特 性，完成輸出端看進去50Ω的阻抗匹配，如此即完成CMOS低雜訊放 大器的設計。最後利用TSMC CMOS 0.18µm製程，實際設計製作接 收器前端的低雜訊放大器(Low Noise Amplifier)。

1.2 論文組織

全文共分五章。第一章為緒論。第二章描述現在常用的前端接 收機系統架構：超外差式接收器(Super-Heterodyne Receiver)、零中頻 式接收器(Zero-IF Receiver)與低雜訊放大器在不同接收器的設計考 量。第三章描述低雜訊放大器的設計，分別介紹Thomas H. Lee教授、

呂學士教授的設計方法。第四章是介紹本論文所設計的方法及模擬結 果與量測考量。第五章為結語。

第二章

接收器系統架構與低雜訊放大器的設計考量

2.1 簡介

無線通訊中，為因應各種不同需要與系統規範，必須在不同的頻 段進行無線電波的傳輸，故自由空間中往往存在許多頻率不同的電波 訊號。此外，電波在自由空間的衰減量極大，且隨頻率增加，故想要 從空間中眾多的訊號，接收所要的弱訊號，選擇性與靈敏度是接收機 效能的兩項重要因素。

接收器仍有多種架構，彼此各有優缺點，本章將討論超外差接收 器與直接降頻接收器(尚有其他架構接收器本論文暫不討論)，並參考 一般業界規格，規劃上述二種接收器中低雜訊放大器的預期規格。

2.2 接收器系統架構

2.2.1 超外差式接收器(Super-Heterodyne Receiver)

超外差式接收器[2]的基本架構如圖 2-1 所示，其工作原理如 下：由天線(Antenna)接收到的射頻信號經過射頻前置濾波器(RF BPF) 濾除掉一些不要的頻道信號，再串接至低雜訊放大器(LNA)放大所要 之信號，然後採用鏡像消除濾波器(Image Reject Filter)把鏡像訊號濾 除，接著以降頻混波器將頻率降頻至中頻，之後經頻道選擇濾波器 (Channel Select Filter)選出需要的頻道訊號，然後再透過中頻放大器 (IF Amplifier)放大信號輸出。中頻帶範圍的選擇攸關超外差接收器整 體表現的良窳，中頻頻率必須高到足以使本地振盪器另一端的鏡像頻 率能被鏡像頻率濾波器濾掉，否則鏡像頻率將經由混波器與本地振盪 器移頻到中頻，產生個虛假的信號重疊在想要的頻道，造成信號的惡 化。

超外差式接收器在中頻帶的濾波器能夠有效達到頻道選擇性與 靈敏度的要求，且這種架構可直接把鏡像頻道排除於射頻帶通濾波器 之外，只要設計的當便會有清晰的頻帶選擇性與對微小信號的高靈敏 度。

圖 2-1 超外差式接收器之基本架構圖

<優點>

1. High frequency selectivity and sensitivity.

2. Good adjacent channel, noise, blocking signal filtering.

<缺點>

1. Higher IF frequency常使IF filter fractional bandwidth變的非常小，亦 即需要昂貴的high Q SAW or Crystal filter才能作到。而且此種filter的 pass band performance對前後級的mismatch非常敏感。

2. 在Low Noise Amplifier(LNA)前後通常要加 Image rejection filter，不 讓image signal同時降頻至IF band。IF frequency越低，則filter的image rejection rate要更高，造成成本增加。

3. IF filter體積大，也使得它無法和主動電路積體化。

4. 由於IF filter的頻寬及中心頻率通常已被固定，以至於系統無法接收 其他模式的信號，只能完成單一種無線標準的操作。

在此低雜訊放大器目的在放大接收訊號，減少接收機後級電路自 生的雜訊對訊號雜訊比的影響。故設計LNA時增益越大，後級電路的 雜訊對訊號的影響越小，但相對的後級電路因輸入訊號變大，線性度 的要求較為嚴格，故必須合理的分配LNA、混波器與中頻放大器的增 益與損耗。

2.2.2 雙降頻式超外差接收器(Double Down-Conversion Super- Heterodyne Receiver)

雙降頻式超外差接收器[2]的基本架構如圖2-2所示，是歷史悠 久且一直被廣泛應用的架構；其接收訊號運作的方式是將射頻(RF) 訊號降至較低的中頻(IF)訊號，再降至基頻；傳送方式為基頻上升至 中頻，再升頻至射頻。其架構優點為具有優良的動態範圍和選擇性，

在給定的性能要求下開發週期較短、風險較小。缺點是元件數較多、

高Q值的濾波器對系統性能有一定的影響且價格昂貴，如須整合系統 至晶片內由於體積過大，所以必須置於晶片之外。本論文採用 超外差架構完成，如圖3-1-2。

圖2-2 雙降頻式超外差接收器之基本架構圖

基本架構圖如圖2-2所示，採用二次降頻的方式，兩個本地振盪 訊號(LO)使用同一個頻率合成器，頻率為射頻訊號頻率的一半。射頻 訊號，經第一次降頻將頻率降至中頻(IF)，再經過直接降頻的架構，

將訊號直接降至基頻。此架構相較於超外差與直接降頻接收機架構，

其優缺點如下:

<優點>

1. 相對於直接降頻接收機，LO 頻率為RF 頻率的一半，較低頻的LO 訊號，使得頻率合成器設計上較為容易。降低I/Q imbalance 的程度，

且相位雜訊較佳。

2. 第一級混頻器的鏡像頻率(image frequency)位於在DC 附近，可利 用電容濾除鏡像頻率，不須外加鏡像消除濾波器(image reject filter)。

使整體接收機的積體化容易實現。

3. 相較於直接降頻接收機，LO-RF 的漏訊號不會經由天線直接發射 出去，因為LO 與RF 頻率相去甚遠，LO 漏訊號幾乎不會洩漏至天 線端(LO漏訊號將被LNA阻絕)。

<缺點>

1. 第一級混頻器的鏡像頻率，在DC 附近。LNA 與第一級混波器所 產生的顫動雜訊，會被混頻至中頻。

2. LO 與IF 頻率相同，LO 訊號耦合至IF 的訊號無法被濾除。過大 的LO漏訊號會飽和下一級的混波器。所以對第一級混波器的LO-IF 隔離度要求嚴格。

超外差架構因為有中頻濾波器，可濾除大部分頻道外的干擾訊 號，使得中頻後的電路非線性效應幾乎不影響整體接收器線性度，故 主要的非線性效應產生在LNA 與混波器，因此LNA 與混波器的線性 度要求較低。但因為鏡像頻率的問題，LNA 與混波器間必須有鏡像 抑制濾波器，而此濾波器難以製作在晶片內，故超外差架構的接收器 難以整合為單一晶片，且超外差架構需要多個晶片外濾波器，接收器 製作成本會因而增加。

2.2.3 直接降頻接收器(Direct-Conversion Receiver) 直接降頻接收器[3]為目前單晶片整合的潮流中最可能實現之架

構，其架構如圖 2-3 所示。

圖 2-3 直接降頻接收器之基本架構圖

本地振盪器和射頻信號有相同的頻率，射頻信號直接被降頻至基 頻，其間不經過中頻，高品質因素(Quality Factor)的射頻鏡像頻率濾 波器和中頻選頻的帶通濾波器可以省掉，因而節省了外接被動元件和 推動外部元件所需的緩衝電路，且不需將電晶體偏壓在高電流的狀 態，功率的消耗可以降低，這種架構增加了單晶片整合之機會。

零中頻接收器雖然有許多單晶化的優點，但仍然有下列三種電路 特性的缺點影響了接收器的整體表現：

?逆向阻隔(Reverse isolation) ?直流準位偏移(DC offset)

?偶次諧波失真(Even order distortion)

逆向阻隔(Reverse isolation)的問題可分為兩種情況，第一種情況是 本地振盪器的信號耦合到射頻端，第二種情況是很強之干擾信號耦合 至本地振盪器端。此兩種情況會造成直流準位偏移(DC Offset)的問題 而影響通訊品質。逆向阻隔的問題在零中頻接收器中造成的問題比超 外差式接收器嚴重，因為超外差式接收器的本地振盪器之頻率和射頻 端的頻率範圍有一段距離，耦合的成分會比較小，而零中頻式接收器 的本地振盪器之頻率和射頻端的頻率範圍相近，耦合的成分會比較 大。直流準位偏移(DC offset)是因逆向阻隔的兩種情況所造成的。第 一種情況如圖 2-4 所示，本地振盪器的信號耦合到射頻端，然後本地 振盪器的信號和耦合到射頻端的信號經由混波器做相乘而產生之直 流成分。

圖 2-4 本地振盪器造成之自我混波

第二種情況如圖 2-5 所示，是很強之干擾信號耦合至本地振盪器 端，然後干擾信號和耦合至本地振盪器的信號經由混波器做相乘而產 生之直流成分。

圖 2-5 強干擾造成之自我混波

此兩種情況皆是兩個有相同載波頻率之信號做相乘，因此皆直接 干擾到基頻信號。原本在超外差式接收機架構中並不重要的偶次諧波 失真(even order harmonic distortion)，在直接降頻接收器系統裡則會造 成重要之影響。射頻信號會在電路非線性特性之下產生諧波失真，偶 次失真會因頻譜相加相減而在基頻處累加成干擾信號而無法去除。

採用平衡式的電路架構可使偶次諧波訊號抵銷，減輕基頻失真訊 號的累加。超外差式接收器因為信號在中頻濾波，相鄰訊號的偶次失 真產生在基頻及其倍頻處，與中頻相距甚遠，中頻帶通濾波器會將其 濾掉，無此問題。

超外差式架構在中高頻處之雜訊來源大部分為熱雜訊(Thermal Noise)和電晶體的通道阻抗雜訊(Channel Resistance Noise)，而直接降 頻式架構另需多考慮 1/f 雜訊(Flicker Noise)進入基頻影響系統對微小 信號的靈敏度。

Direct Conversion Receiver (DCR)

<優點>

1. 不需bulky IF filters，RF電路容易整合成積體電路。適合用於實現 One-Chip-Radio的未來性產品，達成使用零組件少、產品體積小、

容易量產及降低成本的目標。

2. 少了IF電路的dissipating power loss，使DCR具有較低的電流消耗及

功率散逸。

3. 在receiver的phase noise僅剩下RF amplifier，RF mixer，VCO的貢 獻，問題較heterodyne receiver為單純。

4. 由於少了IF頻寬及頻率的限制，在IC化的基頻(baseband)電路較容 易做到configurable的設計概念，亦較有機會設計出同時適用於 multi-mode or multi-standard的software radio。

<缺點>

1. 在Down mixer輸出端的基頻信號會產生明顯的DC offset，嚴重影響 A/D的準確度，降低receiver的靈敏度。

2. 只 靠 LNA 前 端 的 RF filter 常 不 足 以 對 noise ， out-band strong interference signal，adjacent channel blocking signal產生足夠的隔 離，使frequency selectivity下降。

3. Image frequency 與 信 號 頻 率 相 同 ， 只 能 全 靠 Image rejection mixer(IRM) 加以去除， 但其效果受IRM電路對稱性及 quadrature phase準確度的影響極為敏感。

4. 1/f low frequency noise對DCR的影響也會比較大。

5. RF電路second order inter-modulation IM2的nonlinearity效應，易產生 DC-offset voltage及讓adjacent channel blocking signal產生baseband 的干擾信號。

因此在直接降頻接收器中設計LNA時為避免偶次非線性效應的 影響，可採取差動式LNA的電路架構。LNA 需要較高的增益以減少 顫動雜訊的影響，且為了符和接收機輸入1dB 功率壓縮點必須大於 -27dBm 的要求，LNA也可採取可變增益的架構。

2.3 射頻前端接收器效能參數與 LNA 的規格設定

接收機射頻效能參數接收機射頻的效能優劣可藉由某些參數來 表示，如雜訊指數(NF) 、增益(Gain)、穩定度(Stability)、三階諧波 截斷點IP3 、1dB功率壓縮點(P1dB)，因此本小節將介紹其定義與特 性。

2.3.1 雜訊指數(Noise Figure : NF)的定義

雜訊因素(noise factor)[4]是表示訊號雜訊比(signal-to-noise ratio)

在經過電路後的降低程度。對於一個雙埠放大器電路，不僅將訊號放 大，同時也放大了輸入雜訊，更會增加額外的雜訊於輸出端，這額外 的雜訊通常是由電路中的熱雜訊(thermal noise)及電晶體之蕭特雜訊 (shot noise)等所引起，導致訊號雜訊比下降。

圖 2-6 放大器之雜訊因素示意圖

放大器之雜訊因素示意圖及定義，如圖 2-6 及(2.1)式所示，而雜 訊指數(noise figure)為雜訊因素的 dB 值，表示為(2.2)示：

F(Noise factor)=

i d i i

o o

o i i

GN N GN GN

N /N

S /N

S

= = +

(2.1) NF(Noise figure)=10log(F) (2.2) 在串接系統中，每個元件對於訊號的訊雜比(SNR)均會有損害，

如圖2-7所示。但前級的雜訊因素對整體的雜訊因素有決定性的影 響，因訊號經過前級放大器之後，訊號功率已經明顯高於熱雜訊，故 後級產生的雜訊對訊號的訊號雜訊比惡化較不嚴重。所以通訊系統的 前級，需要低雜訊放大器來降低整體系統的雜訊因素。整體的串接雜 訊因素(F)可表示為(2.3)式:

...

G G G

1 F G

G 1 F G

1 F F

F

3 2 1

4 2

1 3 1

1 + 2 − + − + − +

=

(2.3)

圖2-7 串級雜訊示意圖

2.3.2 LNA 的增益及穩定度(Gain and Stability)[5]

在高頻放大電路中，由於輸入與輸出端在不同條件下可定義不同 的輸入或輸出功率，因此有數種功率增益方程式被用於設計微波放大 器，現在我們將介紹其中較常用的功率增益

G _T

、

G _A

。

G _T

為轉送功

率增益(Transducer power gain) ，

G _A

為可用功率增益(Available power gain)，其定義列出如下:

source the

from available power

load the to delivered power

P G p

AVS

T = L =

(2.4)

G T

物理意義:前級與後級皆不共軛匹配，即

Γ _s ≠ Γ _in ^*

、

Γ _L ≠ Γ _out ^*

。 source

the from available power

network the

from available power

P G P

AVS AVN

A = =

(2.5)

G A

物理意義:前級考慮最低雜訊的匹配，即

Γ _s = Γ _in ^*

；後級共軛 匹配，即

Γ _L = Γ _out ^*

，適合用於 LNA 的設計。

低 雜 訊 放 大 器 的 設 計 ， 通 常 將 輸 出 端 設 定 為 共 軛 匹 配 即

* out L = Γ

Γ

，以達到後端最低的反射功率及最大的輸出增益。輸入端則 選擇適當的

_{Γ s}

，使得

Γ _s = Γ _in ^*

，以達到輸入端較低的反射係數且產生 較低雜訊的最佳狀態。因此本論文即採用 Available power gain

G _A

的 功率增益定義來設計低雜訊放大器。

穩定性(stability)描述了放大器電路是否能避免振盪的程度，為 放大器設計步驟中一項重要的考慮因素。一個滿足無條件穩定 (unconditionally stable)的電路，可以在電路輸入及輸出兩端，接上任 何被動元件，都能保持穩定工作而不致引發振盪。

無條件穩定條件:

當 S

₁₁ <

1、 S

₂₂ <

1 (2.6) 且 k>1、

∆ <

1 (2.7) 其中

21 12

2 2 22 2 11

S S 2

S S

k 1 − − + ∆

=

(2.8)

21 12 22

11

S S S

S

−

=

∆

(2.9) 如符合上述條件，則稱該網路必為無條件穩定。

2.3.3 LNA的線性度(Linearity)[6]

在多頻道的系統或是無線通訊的環境，訊號在接收時由於電路元 件的非線性效應，會造成不同頻率的信號產生交互調變作用，若交互 調變的非線性失真信號落在所要的頻道內，會造成訊號的干擾，增加 訊號解調後的位元錯誤率(BER)。如圖2-8 所示，無法由濾波器濾除 的兩個鄰近干擾訊號，經過非線性放大器時，其三階交互調變失真 (IM3)信號會落在所要的頻道內，惡化訊號品質。故三階截斷點(IP3)，

如圖2-9所示，其中IIP3及OIP3分別為輸入及輸出的三階截斷點(input or output third-order intercept point)，一般而言，交會點越高，或者IIP3 及OIP3越大，代表線性度越好。

圖2-8 三階非線性現象示意圖

增益壓縮點(1dB Compression Point)，因為非線性效應的關係，

放大器的增益在小訊號時為線性，但功率加大時增益就會逐漸減小。

為了表示放大器的工作範圍，通常以輸出增益比線性增益小1dB時的 輸出功率，稱為1dB增益壓縮點，如圖2-9所示。另外,一般放大器的 1–dB compression point皆低於OIP3約10dB。

定義如下式：

G _1dB ( dB ) = G ₀ ( dB ) − 1

(2.10)

P _1dB ( dBm ) = G _{1 dB} ( dB ) + IP _{1 dB} ( dBm )

(2.11)

G 0

：線性放大的增益量

dB

P 1

：1dB 增益壓縮點

IP 1dB

：在1dB 增益壓縮點時的輸入訊號功率

圖2-9 1dB增益壓縮點示意圖

2.3.4 LNA 的規格參考：

本論文參考應用於IEEE 802.11a之直接降頻式接收器中的LNA 的規劃[7]：

LNA NF

(dB)

= 5

Gain (dB)

10~25

OIP3 (dBm)

= -15

表 2.1 LNA 應用於直接降頻接收器之預計規格表

第三章

CMOS 低雜訊放大器之設計

3.1 簡介

在射頻接收機的前端，通常會放置一個低雜訊放大器，以減少接 收器電路本身的雜訊對訊號雜訊比的影響。故低雜訊放大器必須提供 一定的增益，與盡可能低的雜訊指數，亦必須擁有一定程度的線性 度，避免接收頻帶附近未被射頻濾波器濾除的強干擾訊號對接收訊號 造成影響。此外，低雜訊放大器必須作輸入端及輸出端的阻抗匹配，

以降低訊號的反射效應。

本章將介紹 CMOS 低雜訊放大器電路架構、電晶體主要的雜訊 來源及 CMOS 低雜訊放大器電路的設計。在 CMOS 低雜訊放大器電 路的設計部分是參考史丹佛大學 Thomas H. Lee 教授及台灣大學呂學 士教授所發表的期刊與著作[8][9]。

3.2 CMOS 低雜訊放大器電路架構

由於低雜訊放大器的前級通常還會置放一個帶通濾波器，而濾波 器的輸出阻抗通常為 50O 阻抗，為了避免不必要的反射造成信號衰 減與訊雜比降低，所以本論文設計 50O 為低雜訊放大器的單端輸入 阻抗。輸出端的阻抗匹配考慮到高頻量測儀器系統大部分是 50O 的 系統，所以設計單端輸出阻抗也為 50O。

首先介紹常見的四種放大器電路架構[10]，然後從中選擇合適 CMOS 低雜訊放大器的電路架構。圖 3-1(a)為輸入端並聯電阻之電路 架構，由電路中可看出，R1 會產生熱雜音且衰減輸入訊號，經由這 兩種效應將促使高的雜訊指數發生。圖 3-1(b)為共閘極電路架構，圖 中輸入阻抗為

1 / g _m

，若適當選擇電晶體元件尺寸與偏壓電流則可得 到 50O 的阻抗。圖 3-1(c)為電阻回授之電路架構，電阻回授網路亦產 生一熱雜音，但不至於影響電晶體的輸入阻抗，雖然如此，該電路的 雜訊指數仍然超過原始電晶體的

NF _min

許多。

圖 3-1 (a)輸入端並聯電阻之電路架構(b)共閘極電路架構(c)電阻回 授之電路架構(d)源極電感回授之電路架構

前面所描述的三種利用外部電阻達到輸入端阻抗匹配的方法，皆 呈現 noisy 電阻在訊號路徑而使得 noise figure 衰減。如此，必須提供 一具實電阻輸入阻抗的電路架構而非利用外部電阻，以解決信號衰減 與訊雜比降低的問題。

現在提供一個較理想的阻抗匹配電路架構–源極電感回授電路 架構，這方法一重要優點為阻抗的實部值控制是經由電感的選擇而決 定，如圖 3-1(d)所示。其輸入阻抗為

_s

gs m gs

g s

in

L

C g sC

) 1 L L ( s

Z

≈ + + +

(3.1) 由上式可知，輸入阻抗為一串聯的 RLC 網路，其阻值與電感值 有一比例關係。由上式須注意電容C 對輸入阻抗貢獻一負的電阻，

_gs

此效應促使輸入端不易匹配至 50

Ω

，為解決該問題可加入L 電感增

_g

加正的電阻值，由

Z _in

方程式可知，當共振現象發生時則輸入阻抗呈 現一實電阻的特性,因此我們將設計

Z _in

取實部必須等於 50

Ω

。

此外低雜訊放大器的電路架構還利用疊接架構，如圖 3-2 所示。

將一共源組態和一共閘組態疊加即為一疊接(cascode)組態。共源極 電晶體 M1 主要提供較大的增益；共閘極電晶體 M2 增加了電路的輸 出阻抗，由於電壓增益可被寫為

G _m R _out

[11]，因此利用高輸出阻抗的 特性以增加電壓增益是很理想的。除此之外，疊接組態有加強阻隔輸 出端至輸入端的反向信號、抑制 Miller effect 的影響及有較低的功率 消耗和串接(cascade)組態相比較，再加上源極電感回授電路使輸入端 較易匹配至 50O 及增加電路的穩定性。綜合以上優點，共源疊接電 感回授電路架構成為目前最常見的 CMOS 低雜訊放大器電路架構。

圖3-2 共源疊接放大器電路圖

3.3 積體電路內部的雜訊來源

一般 MOS 積體電路內部，有兩個主要的雜訊來源：一個是通道 熱雜訊(channel thermal noise)，另一個是閃爍雜訊(flicker noise)。但是 閃爍雜訊和頻率成反比，所以又稱為 1/f Noise，而本論文所探討的 電路工作頻率皆是在 5GHz，因此閃爍雜訊影響不大，在此忽略不予 討論。以下將列出所要考慮的雜訊[12][13]：

3.3.1 通道熱雜訊(channel thermal noise)：

此雜訊來源是電子之熱運動，所以可知其值與絕對溫度T 有關。

實際上，熱雜訊是直接正比於T ，一般等效成輸出並聯雜訊電流源，

如圖3-3所示，其功率頻譜密度為:

f g kT 4

i ² _d = γ _{d 0} ∆

(3.2)

圖 3-3 MOSFET 之通道熱雜訊

其中

g _{d 0}

是元件在零偏壓時的汲極電導，

α ≡ g _m / g _{d 0}

。

γ

是通道熱雜 訊係數(coefficient of channel thermal noise)，對於長通道電晶體來說

γ

=2/3、

α =

1[14]，且對於次微米 MOSFETs 來說，可能必須以一較 大值來取代。舉例來說，

γ

在一些 0.25um MOS 元件中大約為 2.5，它 也將隨著汲極-源極電壓而變化[15]。k=

1 . 38 × 10 ^{− 23} J / K

為波茲曼常數 (Boltzmann constant)。 f

∆

是強調

4 kT γ g _{d 0}

為每單位頻寬之雜訊功率，

T 是絕對溫度。

3.3.2 分佈閘極電阻雜訊(distributed gate resistance noise)：

在MOS電晶體的閘極佈局時，必須使用多晶矽層(poly)，因此存 在有閘極多晶矽電阻，如圖3-4所示，其所產生之雜訊可視為一般的 電阻性熱雜訊，其功率頻譜密度為:

f R kT 4

v

² _Rg = δ _g ∆

(3.3) 電阻值

3 n L

W

R _g = R ^H ₂

，其中

R _H

為多晶矽片電阻，W是電晶體總通道寬 度，L是電晶體通道長度，n為多指叉(multi-fingers)式佈局之指叉數 目，故在設計電路時可用佈局技巧降低R ，如圖3-5所示，即可降低

_g

其雜訊貢獻。

f g kT 4

i ² _d = γ _{d 0} ∆

圖 3-4 MOSFET 之分佈閘極電阻

圖 3-5 用佈局技巧降低閘極電阻

3.3.3 感應閘極電流雜訊(induced gate current noise )：

圖 3-6 是 MOS 元件的橫切面，圖 3-7 是感應閘極等效雜訊電流 源，當電晶體受偏壓而使通道反轉時，通道內擾動的電荷會經由電容 耦合至閘極而產生感應雜訊電流，其雜訊功率頻譜密度為:

f g kT 4

i

² _g = δ _g ∆

(3.4) 在短通道效應下：其中

δ ≈

2 ，

γ δ

是閘極雜訊係數(coefficient of gate noise)，

0 d

2 gs 2

g

5g

g

ω

C

=

且g 正比於

_g ω ²

，故此感應電流雜訊並非白色雜訊 源(白色雜訊源的功率頻譜密度對所有頻率來說都相同)，稱其為藍色 雜訊源。

圖3-6 感應閘極雜訊電流示意圖

圖 3-7 感應閘極等效雜訊電流源 3.4 CMOS 低雜訊放大器設計方法(一)

首先介紹第一種設計方法是參考 Thomas H. Lee 教授所發表的期 刊與著作[16][17]。而此種設計方法是在 NF、

P _D

與

Q _L

之間去作一個 最佳化的選擇之後，再來設計整個低雜訊放大器中的元件值。

3.4.1 CMOS低雜訊放大器雜訊模型推導

首先定義雜訊因素(noise factor，F)或雜訊指數(noise figure，NF)

(3.5)

F

log 10

NF = ₁₀

(3.6)

經研究發現i 與

_g i _d

有關[18]，因此可把i 分成與

_g i _d

相關部份i

² _{g , c}

及 與

i _d

不相關部份i

² _{g , u}

。且i 與

_g i _d

兩者間具有一相關性係數(correlation coefficient)，其定義為

2 i d 2 i g

i d i g c

⋅

⋅ ∗

≡

(3.7)

其中c的理論值於long-channel時為j0.395。

因此閘極感應雜訊電流可表示為:

2 g 2

g 2

g 4 kT g ( 1 c ) 4 kT g c

f

i = δ − + δ

∆

(3.8)

採用共源極疊接電路設計低雜訊放大器時，如圖 3-8 所示。雜訊 主要由輸入級電晶體 M1 所決定，因此計算 M1 電晶體所產生之雜訊 即可推知此低雜訊放大器之大略雜訊指數，但在模擬時應加入 M2 電 晶體的雜訊貢獻。

由上述之雜訊來源的探討，可建立M1電晶體雜訊模型，如圖3-9 所示，其中電阻

R _l

是電感L 之等效電路的一個耦合電阻，為簡化計

_g

算，故只考慮

R _l

而忽略其他的耦合元件。

在圖 3-9 中，

v ² _l

為

R _l

所產生的雜訊源，

R _s

為訊號源電阻，而

v ² _s

為

R _s

所產生的雜訊源，R 為分佈閘極電阻，而

_g

v

² _Rg

為R 所產生的雜

_g

訊源，

i ² _d

是通道熱雜訊所產生的雜訊源，i

² _{g , c}

是與通道熱雜訊有相關 的閘極雜訊；i

² _{g , u}

是與通道熱雜訊不相關的閘極雜訊。

Uncorrelated Correlated

圖3-8 共源極疊接電路圖

圖3-9 輸入級電晶體M1之雜訊模型

因為閘極的雜訊有部分與汲極雜訊互成相關性，因此可合併與通 道熱雜訊相關的閘極雜訊及與通道熱雜訊不相關的閘極雜訊，則其所 產生的雜訊功率密度如下。為了計算訊號源所產生的輸出雜訊，必須 先算出輸入級 M1 的互導：

) L R

( C Q g

V g G I

s T s gs 0

1 m in

1 m s o

m = = = ω + ω

s 0

T

s s s T

0

T

R ) 2

R 1 L (

R

ω

= ω + ω

ω

= ω

(3.9)

其中

Q _in

是低雜訊放大器輸入端的有效Q值(品質因數)。利用式(3.9) 可求得由信號源產生的輸出雜訊功率密度：

2 m 2 s 2

s 2 o 2 s 0

2 Vs , o 0 source ,

a

G

f ) V V ( i f ) V f (

) i (

S

= ∆

= ∆

∆ ω

=

ω

2 s

s T s

2 0

2 2 T

m s

R ) L (1 ?

R

? G 4kT?

4kTR

+

=

=

(3.10)

同理，由

R _l

及R 產生的輸出雜訊功率密度：

_g

2 s

s 2 T

s 2 0

2 T g l g 0

, R R l , a

R ) 1 L ( R

) R R ( kT ) 4

(

S

ω + ω

ω

= +

ω

(3.11)

接下來是與通道熱雜訊相關的閘極雜訊及通道熱雜訊(channel thermal noise)產生的輸出雜訊功率密度：

2 s

s T

0 0 d

i gc d , i , a

R ) 1 L (

g kT ) 4

(

S

ω

+

= γκ

ω

(3.12)

其中

²

2 L

2 2

5 ] Q c 1 [

5 c

γ

+ δα γ +

= δα

κ

(3.13)

gs s 0 s

g s 0

L R C

1 R

) L L Q (

= ω +

= ω

(3.14)

ox

gs

WLC

3

C

=

2 (3.15) 最後考慮與通道熱雜訊不相關的閘極雜訊及通道熱雜訊(channel thermal noise)產生的輸出雜訊功率密度：

2 s

s T

0 d gu 0

, i i d , a

R ) 1 L (

g kT ) 4

(

S

+ ω

= γζ

ω

(3.16)

其中 (1 c )(1 Q ) 5

2 L 2 2

+ γ −

= δα

ξ

(3.17) 利用(3.12)、(3.16)式，可得

2 s

s T

0 d 1 0

M , a

R ) 1 L (

g kT ) 4

(

S

+ ω

= γχ

ω

(3.18)

其中 (1 Q )

5 Q 5

c 2

1

² _L

2 2

L +

γ + δα γ + δα

= ζ + κ

=

χ

(3.19)

將式(3.10)、(3.11)及(3.18)代入(3.5)可得Noise factor：

) ( S

) ( S ) ( S

) ( S

F

0 source , a

0 1 M , a g 0

, R R l , a 0 source , a

ω

ω +

ω +

= ω

2 T

0 s 0 d s

g s

l

g R ( )

R R R 1 R

ω γχ ω

+ +

+

=

(3.20)

其中

s 0

T gs

s 0 m L 0

d

R C R

1 Q g

g

αω

= ω ω

= α

因此可以將F改寫為

( )

Q R

R R 1 R F

T 0 L s

g s l

ω ω χ α + γ +

+

=

(3.21) 由

χ

及式(3.21)可知 F 與

Q _L

、

Q ² _L

及(1/

Q _L

)均有關係，因此必存 在一

Q _L

可使 F 有最小值，下一節本論文將介紹 NF、功率損耗

( P _D )

與

Q L

之間的關係，以及 CMOS 低雜訊放大器的設計流程。

上一節推導出了整個 NF 與

Q _L

的關係式(3.21)，接下來再把功率 損耗一併考慮進去。假定 MOS 的電流方程式如下：

sat od

2 od sat

ox

d

V L

v V WC

I

= + ε

(3.22) 其中

V _od = V _gs − V _T

(3.23) TSMC 0.18um CMOS spice model file：

um 00408 . 0

T _ox =

、

µ _n = 0 . 04387662 m ² /( V ⋅ S )

及

v _sat = 84292 . 2 m / s

2 9

ox r

ox

8.45mF/m

u 00408 .

0 10 1 36

9 1 . T 3

C 1

× × ≈

× π

= ε

= ⁻

(3.24)

C ox

是單位面積的閘極氧化層電容，

T _ox

是閘極氧化層的厚度，

v _sat

是 飽和速度，

_{ε sat}

是達到飽和速度時的電場強度。利用方程式(3.22)可求 出互導(

g _m

)：

] ) 1 (

2 / [1 L V C W V

g I

od 2 ox

n gs m d

ρ +

ρ µ +

∂ =

= ∂

(3.25)

其中

n sat sat

v 2

= µ

ε

，

sat od

L V

= ε

ρ

and

)

2

1 (

2 / 1

ρ +

ρ

= +

α

(3.26)

µ n

是場限電子遷移率(field-limited electron mobility) 藉著方程式(3.22)可計算出放大器的

P _D

：

sat od

2 od sat

ox dd

d dd

D

V L

v V WC V I V

P

= = + ε

(3.27) 其中

V _dd

為固定的常數，增加

I _d

即可達到增加

P _D

的作用。

利用式(3.14)、(3.15)及式(3.27)，可得到

P _D

與

Q _L

的關係式如下：

ρ +

= ρ

1 P Q P

2 D

L 0

(3.28) 其中

s 0

sat sat 0 dd

R v V 2 P 3

ω

= ε

(3.29)

利用式(3.25)及(3.26)可將

_{ω T}

修正如下：

L v 3 L

V 2

3 3WLC

2 g C

g

_sat

2 od n ox

m gs

T m

= αρ

= αµ

=

≈

ω

(3.30)

將式(3.25)、(3.28)及(3.30)代入式(3.21)，可導出 F，

P _D

與

ρ

的關係式：

) P , ( v P 3 1 L

F

_D

sat

0 ρ

+ γω

=

(3.31) 其中忽略了分佈閘極電阻(R

_g

)及閘極電感耦合電阻

( R _l )

所造成的雜 訊。假定

ρ

<<1，

P ( ρ , P _D )

表示如下：

3

4 D

2 0 0

D D

5 P

P c 5

2 5 ) 1 P ( P ) P , (

P ρ

γ ρ + δ

γ ρ + δ

γ + δ

≈

ρ

(3.32)

其中

P _D

和

I _d

成正比，而與

V _dd

無關。

由式(3.28)、(3.31)及(3.32)可以知道 NF、

Q _L

與

P _D

都有關係，如此便 可以討論設計方法(一)的設計流程。

3.4.2 CMOS 低雜訊放大器設計方法(一)的設計流程 (一)選擇最佳的 NF、

P _D

與

Q _L

值：

由於 LNA 是採用 TSMC 所提供的 0.18um 射頻元件設計，因此 方程式(3.28)、(3.31)及(3.32)要帶入 0.18um spice model 參數。使用 Matlab 程式可以畫出 NF、

P _D

與

Q _L

之間的相關圖形，如圖 3-10 所示。

在圖中可以先決定

P _D

值，接著找出最小的 NF 值，再來求出

Q _L

值；

或者先決定最小的 NF 值，接著找出

P _D

值，然後再求出

Q _L

值。從圖 中可以看出功率損耗越大，雜訊就越小；功率損耗越小，雜訊就越大，

因此必須在功率損耗與雜訊之間作一個折衷。

例如：選擇

P _D

等於 5mW，然後在 5mW 的曲線上對應到最小的 NF 大約等於 1.7dB 與

Q _L

等於 6 的值。

0 1 2 3 4 5 6 7 8 9 10

0 0.5 1 1.5 2 2.5

QL N F ( d B )

PD=5mW PD=10mW PD=15mW PD=20mW PD=25mW

圖 3-10 NF、

P _D

與

Q _L

之間的關係圖 (二)決定 M1 與 M2 的通道寬度 W 值：

圖 3-11 為第一種設計方法的低雜訊放大器電路圖。圖中把 LNA 電路分為偏壓電路、疊接(cascode)組態電路、輸入與輸出端匹配電路

NF

≈

1.7dB；

Q _L

=6

四個部分，首先考慮疊接組態電路，電晶體 M1、M2 通道寬度尺寸 的選擇。

在決定電晶體 M1、M2 尺寸之前，必須先得知下列參數：

2 ox 8 . 45 mF / m

C ≈

、

ω ₀ = 2 π f = 3 . 2986 × 10 ¹⁰ rad / sec

、L

=

0.18um、

Ω

= 50

R _s

，並使用流程步驟(一)所選擇的

Q _L

=6，利用式(3.14)及 (3.15)，可得知 M1 的通道寬度尺寸，如下式(3.33)。

um 100 ]

Q R 3 LC

[2

W

¹

P D , opt , L s ox D 0

P , opt , 1

m = ω ⁻ ≈

(3.33)

根據模擬的經驗可以發現，M2 的通道寬度尺寸若和 M1 相同，

可得到較高的增益與較小的雜訊指數，但是不易保持較佳的穩定度；

M2 的通道寬度尺寸若比 M1 小很多，可以保持較佳的穩定度，但是 增益與雜訊指數則不理想。因此，M2 通道寬度尺寸的選擇，其實是 取捨於增益與穩定度之間。所以在本設計方法中，M2 的通道寬度尺 寸設計為 M1 的通道寬度尺寸的一半，即 W2=50um。

R Rbias

V_DC Vbias

Port P2 Num=2 C

Cd L

Ld

MM9_NMOS M2

MM9_NMOS M1

L Ls L

Lg DC_Block

DC_Block1 Port

P1 Num=1

V_DC Vdd

圖 3-11 第一種設計方法之 LNA 電路圖

輸出端匹配電路

疊接組態電路

偏壓電路

Zin

輸入端匹配電路

輸入端匹配電路

在此種設計方式中，電感、電容元件，皆是採用理想的元件。決 定 M1 與 M2 的通道寬度 W 值之後，在單一頻率的條件下，還是無 法使 LNA 成為無條件穩定的電路，因此可在 M2 的汲極端並聯一個 大約 0.5KΩ 的電阻到地，使電路都能保持穩定工作而不致引發振盪。

另外，由方程式(3.33)可以知道 NF、

P _D

與

W _opt

都有關係，使用 Matlab 程式也可以畫出 NF、

P _D

與

W _opt

之間的相關圖形，如圖 3-12 所示。在圖中可以先決定

P _D

值，接著找出最小的 NF 值，再來求出

W opt

值；或者先決定最小的 NF 值，接著找出

P _D

值，然後再求出

W _opt

值。

0 0.1 0.2 0.3 0.4 0.5 0.6 0.7 0.8 0.9 1

x 10 ^-3 0

0.5 1 1.5 2 2.5

Wopt N F ( d B )

PD=5mW PD=10mW PD=15mW PD=20mW PD=25mW

圖 3-12 NF、

P _D

與

W _opt

之間的關係圖 (三)設計偏壓電路(DC Bias)：

在設計流程(一)已經選擇

P _D

=5mW，且 LNA 的

V _dd

是 1.8V，所 以

I _D ( M 1 , M 2 ) ≈ 2 . 8 mA

，利用

I _D − V _DS

直流曲線，找到對應的

V 61 . 0

V _GS =

及

V _DS = 1 V

，如圖 3-13 所示。

NF

≈

1.7dB；

W _opt

=100um

m

再利用

I _D − V _GS

直流曲線，算出

GS D 1

m

V

g I

∂

= ∂

=32.62mA/V，如圖

3-14 所示。然後再利用公式算出C ，如下式(3.34)。

_gs

2 ox

gs

100um 0.18um 8.45mF/m

3 WLC 2

3

C

=

2

= × × ×

pf 10 014 .

1 × ^{− 13}

=

(3.34)

圖 3-13

I _D − V _DS

直流曲線

圖 3-14

I _D − V _GS

直流曲線

(四)設計輸入端匹配電路：電感

L _s

與L 值

_g

輸入阻抗的匹配主要是為了減少射頻訊號進入內部電路時產生 反射效應(reflect effect)，讓輸入的射頻訊號功率不至耗損太多。通 常，在低雜訊放大器的電路設計上，考慮到低雜訊放大器的前級通常 還會置放一個帶通濾波器，而濾波器的輸出阻抗通常為 50O 阻抗，

為了避免不必要的反射所造成的雜訊，所以設計 50O 為低雜訊放大 器的輸入阻抗。輸出端的阻抗匹配考慮到高頻量測儀器系統大部分是 50O 的系統，所以設計輸出阻抗也為 50O。

源極電感衰減電路架構，重要優點為阻抗的實部值控制是經由電 感的選擇而決定，如圖 3-15 所示，輸入端阻抗匹配的小訊號等效電 路如圖 3-16 所示。

圖 3-15 源極電感衰減電路架構

圖 3-16 輸入端阻抗匹配的小訊號等效電路

I_AC gmVgs C

Cgs

L Ls L

Port Lg Port1

Port Port2

Zin Vin

Iin

Vgs

其輸入阻抗為

_s

gs m gs

g s in

in in

L

C g sC

) 1 L L ( I s

Z

=

V

= + + +

_{T s}

gs g

s

L

sC ) 1 L L (

s

+ + + ω

≈

(3.35) 其中

g _m

為電晶體 M1 的互導，

C _gs

則是 M1 閘源極間的寄生電 容，且 CMOS 的截止頻率可近似等於

gs T m

C

=

g

ω

。為了得到 50O 的阻 抗匹配，即

Z _in

等於 50O 實阻抗；因此，令(3.23)式中的實部項等於 50Ω，則可以表示如下式

_{ω T} L _{s =} 50 _Ω

(3.36) 將設計流程(三)所求之

g _m

及

C _gs

代入上式(3.36)，即可得

L _s ≈ 0 . 155 nH

(3.37) 同理，(3.35)式中的虛部項則必須等於零，如(3.38)式所示：

0 sC

) 1 L L ( s

gs g

s + + =

(3.38) 設 S=j

_{ω o}

代入(3.38)式，可求得共振頻率

ω _o

的展開式為

gs s g

o

(L L )C

1

= +

ω

(3.39) 將

ω ₀ = 2 π f = 2 π × 5 . 25 GHz = 3 . 2986 × 10 ¹⁰ rad / sec

、

L _s ≈ 0 . 155 nH

、

C gs = 1 . 014 × 10 ^{− 13} pf

及代入上式(3.39)，即可得 nH

905 . 8

Lg

≈

(3.40) 從(3.36)、(3.39)式，可以知道藉由 CMOS 電晶體截止頻率與 Ls 電感值來決定輸入實阻抗 50Ω，並只要適當的調整 Lg 及 Ls 大小即 可決定輸入端共振頻率的範圍。所以在輸入端阻抗匹配的電路實現方 面，皆是從調整電感 Lg、Ls 及電容

C _gs

值來進行設計。

(五)設計輸出端匹配電路：電感

L _d

與電容

C _d

值

輸出端的阻抗匹配考慮到輸出最大功率增益的發生及量測儀器 為 50O 系統，因此設計

Γ _L = Γ _out *

共軛匹配及

Z _b

=50O，並且使用 Smith

chart 將電感

L _d

及電容

C _d

值求出，完成輸出端阻抗匹配的設計，如圖 3-17 所示。圖 3-18 為設計方法(一)的完整電路圖。

圖 3-17 輸出端匹配電路的設計

Vin

R R2 R=0.5 kOhm TSMC_CM018RF_NMOS_RF

M2 nr=20 wr=2.5 um

C C2 C=0.19 pF

L L3 R=

L=8.905 nH Term

Term1 Z=50 Ohm Num=1

C C1 C=1.0 nF

L L4 R=

L=3.8 nH

L L2 R=

L=0.155 nH

TSMC_CM018RF_NMOS_RF M1

nr=40 wr=2.5 um

Term Term2 Z=50 Ohm Num=2

V_DC Vbias Vdc=0.63 V TSMC_CM018RF_RES R1

V_DC SRC3 Vdc=1.8 V

圖 3-18 設計方法(一)的完整電路圖

3.4.3 CMOS 低雜訊放大器設計方法(一)的模擬結果

在模擬結果中，可以發現與理論中所設計的有差距，其中 S11 的 偏離主要原因是設計理論中的小訊號等效電路是簡化的估算，因此忽 略了電晶體內部的寄生效應。Noise Figure 與理論設計預期 1.7dB 偏 差了 0.5dB，主要是忽略分佈閘極電阻及閘極電感耦合電阻所造成的 雜訊。

圖 3-19 設計方法(一)之 S11 與 S21

圖 3-20 設計方法(一)之 S12 與 S22

圖 3-21 設計方法(一)之 Noise figure

圖 3-22 設計方法(一)之穩定度參數，k

3.5 CMOS 低雜訊放大器設計方法(二)

接下來介紹第二種設計方法是參考台灣大學呂學士教授所發表 的期刊與著作[19]。第二種設計方法主要是使用模擬軟體調整

L _s

及電 晶體通道寬度 W，然後在 Smith chart 中尋找電路的最小雜訊阻抗R

_opt

與電晶體輸入端

Z ^* _in

最接近的位置，最後使用L 完成輸入端阻抗匹

_g

配。

3.5.1 CMOS LNA 設計方法(二)的設計流程 (一)首先假設 M1 與 M2 的通道寬度 W 值：

先使用在 CMOS LNA 設計方法(一)中，所設計的 M1 與 M2 通 道寬度 W 值，會發現電路在單一頻率 5.25GHz 的時候不穩定(K<1)，

因此在 M2 的汲極端加上 0.5KΩ 電阻且調整 M2 的通道寬度 W 值，

直到電路穩定(k>1)。其中 W1=100um、W2=30um，電路圖如圖 3-23 所示，功率增益圓與雜訊度圓的位置，如圖 3-24 所示。

Vin

TSMC_CM018RF_NMOS_RF M2

nr=12 wr=2.5 um

DC_Feed DC_Feed1

DC_Block DC_Block1

R R2 R=0.5 kOhm

Term Term1 Z=50 Ohm Num=1

C C1 C=1.0 nF

TSMC_CM018RF_NMOS_RF M1

nr=40 wr=2.5 um

Term Term2 Z=50 Ohm Num=2

V_DC Vbias Vdc=0.63 V TSMC_CM018RF_RES R1

V_DC SRC3 Vdc=1.8 V

圖 3-23 設計方法(二)不加

L _s

之電路圖

(二)調整 M1 與 M2 的通道寬度 W 值：

電晶體 M1 源極端不加

L _s

，觀察Z

_in ^*

及Z

_opt

在 Smith Chart 的位 置，可以發現 Gain=18.465dB 及

NF _min = 1 . 021 dB

，不過Z

_in ^*

及Z

_opt

相 距甚遠，如圖 3-24 所示。因此考慮將電晶體 M1 源極端加上

L _s

，再 經過調整

L _s

的值及 M1 與 M2 的通道寬度 W 值後，可以發現Z

_in ^*

往 50O 的 resistance circle 靠近且Z

_in ^*

及Z

_opt

幾乎重疊，即兼顧輸入端低 雜訊及功率增益匹配的效果。不過卻犧牲了增益，Gain=11.218dB 及

dB 413 . 1

NF _min =

。設計方法(二)加上

L _s

之電路圖，如圖 3-25 所示，

功率增益圓與雜訊度圓的位置，如圖 3-26 所示。其中

L _s

=0.6nH、

W1=175um 及 W2=30um。

Zin*→ Gain=18.465dB

Z opt → Noise figure=1.021dB

圖 3-24 功率增益圓與雜訊度圓的位置，不加電感

L _s

Vin

L L1 R=

L=0.6 nH

TSMC_CM018RF_NMOS_RF M1

nr=70 wr=2.5 um

TSMC_CM018RF_NMOS_RF M2

nr=12 wr=2.5 um

DC_Feed DC_Feed1

DC_Block DC_Block1

R R2 R=0.5 kOhm

Term Term1 Z=50 Ohm Num=1

C C1 C=1.0 nF

Term Term2 Z=50 Ohm Num=2

V_DC Vbias Vdc=0.63 V TSMC_CM018RF_RES R1

V_DC SRC3 Vdc=1.8 V

圖 3-25 設計方法(二)加上

L _s

之電路圖

Zin*→ Gain=11.22dB

Z opt → Noise figure=1.411dB

圖 3-26 功率增益圓與雜訊度圓的關係，加上電感

L _s

(三)設計偏壓電路(DC Bias)：

根據 Pucel FET noise model[20]，可得到R

_opt

2 gs 2 g

r m s 2 g

s g

opt

K C

K g

) R R ) (

R R (

R

ω

+ + +

+

=

(3.29)

其中R 和

_g R _s

分別為閘極和源極的寄生電阻；

g _m

是互導；C 是閘極

_gs

對源極的電容；

ω

是角頻率；K 和

_g K _r

是雜訊係數[20]。

式(3.29)中一旦K 和

_g K _r

已知，且選擇適當之電晶體尺寸(C

_gs

)及 偏壓(

g _m

)，則R

_opt

即可被設計為設計者想要的值，通常設計者希望

R

opt

盡量接近 50O。

(四)設計輸入端匹配電路架構：電感

L _s

與L 值

_g

輸入端匹配電路，如圖 3-27 所示。由上一個設計流程可知，選 擇適當之電晶體尺寸(C

_gs

)及偏壓(

g _m

)，即可將R

_opt

盡量接近 50O。

因此利用C 、

_gs g _m

，即可計算

L _s

。

不過在本設計中因為K 和

_g K _r

未知，因此利用模擬軟體適當調整 M1、 M2 電晶體尺寸及

L _s

值，直到

Z _opt ≈ Z _in ^*

，得知

L _s

=0.6nH、

W1=175um 及 W2=30um。最後再利用L

_g

=2nH 將

Z _in

匹配到 50O，完 成輸入端阻抗匹配。

(五)設計輸出端匹配電路：電感

L _d

與電容

C _d

值

輸出端的阻抗匹配考慮到輸出最大功率增益的發生及量測儀器 為 50O 系統，因此設計

Z _L = Z _out *

共軛匹配及

Z _b

=50O，並且使用 Smith chart 將電感

L _d

及電容

C _d

值求出，完成輸出端阻抗匹配的設 計，如圖 3-28 所示。圖 3-29 為設計方法(二)的完整電路圖。

Ls

M1

Lg

Zs=Zopt Z _in Lg

Zopt

Zin*

Z _a

Ls

Gain=11.22dB

Noise figure=1.411dB M2

圖 3-27 加上電感

L _s

及L ，觀察

_g

Z

_opt

及Z

_in ^∗

在 Smith Chart 上的變化

Vin

C C2 C=0.21 pF L

L3 R=

L=4 nH

L L2 R=

L=2.0 nH

L L1 R=

L=0.6 nH

TSMC_CM018RF_NMOS_RF M1

nr=70 wr=2.5 um

TSMC_CM018RF_NMOS_RF M2

nr=12

wr=2.5 um R

R2 R=0.5 kOhm

Term Term1 Z=50 Ohm Num=1

C C1 C=1.0 nF

Term Term2 Z=50 Ohm Num=2

V_DC Vbias Vdc=0.63 V TSMC_CM018RF_RES R1

V_DC SRC3 Vdc=1.8 V

圖 3-29 設計方法(二)的完整電路圖 圖 3-28 輸出端匹配電路的設計

3.5.2 CMOS 低雜訊放大器設計方法(二)的模擬結果

圖 3-30 設計方法(二)之 S11 與 S21

圖 3-31 設計方法(二)之 S12 與 S22

圖 3-32 設計方法(二)之 Noise figure

圖 3-33 設計方法(二)之穩定度參數，k

第四章

模擬結果量測考量

4.1 簡介

在 CMOS 低雜訊放大器之設計中，上一章討論過兩種設計方法，

本章將介紹本論文之設計方法、模擬結果及這三種設計方式的優缺 點，最後是晶片的量測考量。

4.2 本論文之 Single-End CMOS 低雜訊放大器設計方法

圖 4-1 為本論文之 CMOS 低雜訊放大器設計示意圖[21]，為尋求 降低放大器雜訊指數，因此應選擇輸入阻抗以減少雜訊至可接受的範 圍內，並需維持符合系統規格的功率增益。若欲兼顧雜訊指數與功率 增益，則需使電晶體的

_{Γ in} ^*

與最小雜訊反射係數

Γ _opt

相等及

_{Γ L = Γ out} ^*

， 其中各反射係數的關係，如式(4.1)~(4.4) [22]所示。

圖 4-1 本論文之 CMOS 低雜訊放大器設計示意圖 其中

_{Γ in}

L 22

L 21 12

11

1 S

S S S

Γ

− + Γ

=

(4.1)

_{Γ out}

s 11

s 21 12

22

1 S

S S S

Γ

− + Γ

=

(4.2)

Γ _s = Γ _opt

(4.3)

* out L = Γ

Γ

(4.4)