第三章 CMOS 低雜訊放大器之設計
3.4 CMOS 低雜訊放大器之設計(一)
3.4.2 CMOS 低雜訊放大器設計方法(一)的設計流程
由於 LNA 是採用 TSMC 所提供的 0.18um 射頻元件設計，因此 方程式(3.28)、(3.31)及(3.32)要帶入 0.18um spice model 參數。使用 Matlab 程式可以畫出 NF、
P D
與Q L
之間的相關圖形，如圖 3-10 所示。在圖中可以先決定
P D
值，接著找出最小的 NF 值，再來求出Q L
值；或者先決定最小的 NF 值，接著找出
P D
值，然後再求出Q L
值。從圖 中可以看出功率損耗越大，雜訊就越小；功率損耗越小，雜訊就越大，因此必須在功率損耗與雜訊之間作一個折衷。
例如：選擇
P D
等於 5mW，然後在 5mW 的曲線上對應到最小的 NF 大約等於 1.7dB 與Q L
等於 6 的值。0 1 2 3 4 5 6 7 8 9 10
0 0.5 1 1.5 2 2.5
QL N F ( d B )
PD=5mW PD=10mW PD=15mW PD=20mW PD=25mW
圖 3-10 NF、
P D
與Q L
之間的關係圖 (二)決定 M1 與 M2 的通道寬度 W 值：圖 3-11 為第一種設計方法的低雜訊放大器電路圖。圖中把 LNA 電路分為偏壓電路、疊接(cascode)組態電路、輸入與輸出端匹配電路
NF
≈
1.7dB；Q L
=6四個部分，首先考慮疊接組態電路，電晶體 M1、M2 通道寬度尺寸 的選擇。
在決定電晶體 M1、M2 尺寸之前，必須先得知下列參數：
2 ox 8 . 45 mF / m
C ≈
、ω 0 = 2 π f = 3 . 2986 × 10 10 rad / sec
、L=
0.18um、Ω
= 50
R s
，並使用流程步驟(一)所選擇的Q L
=6，利用式(3.14)及 (3.15)，可得知 M1 的通道寬度尺寸，如下式(3.33)。um 100 ]
Q R 3 LC
[2
W
1
P D , opt , L s ox D 0
P , opt , 1
m = ω − ≈
(3.33)根據模擬的經驗可以發現，M2 的通道寬度尺寸若和 M1 相同，
可得到較高的增益與較小的雜訊指數，但是不易保持較佳的穩定度；
M2 的通道寬度尺寸若比 M1 小很多，可以保持較佳的穩定度，但是 增益與雜訊指數則不理想。因此，M2 通道寬度尺寸的選擇，其實是 取捨於增益與穩定度之間。所以在本設計方法中，M2 的通道寬度尺 寸設計為 M1 的通道寬度尺寸的一半，即 W2=50um。
R Rbias
V_DC Vbias
Port P2 Num=2 C
Cd L
Ld
MM9_NMOS M2
MM9_NMOS M1
L Ls L
Lg DC_Block
DC_Block1 Port
P1 Num=1
V_DC Vdd
圖 3-11 第一種設計方法之 LNA 電路圖
輸出端匹配電路
疊接組態電路
偏壓電路
Zin
輸入端匹配電路
輸入端匹配電路
在此種設計方式中，電感、電容元件，皆是採用理想的元件。決 定 M1 與 M2 的通道寬度 W 值之後，在單一頻率的條件下，還是無 法使 LNA 成為無條件穩定的電路，因此可在 M2 的汲極端並聯一個 大約 0.5KΩ 的電阻到地，使電路都能保持穩定工作而不致引發振盪。
另外，由方程式(3.33)可以知道 NF、
P D
與W opt
都有關係，使用 Matlab 程式也可以畫出 NF、P D
與W opt
之間的相關圖形，如圖 3-12 所示。在圖中可以先決定P D
值，接著找出最小的 NF 值，再來求出W opt
值；或者先決定最小的 NF 值，接著找出P D
值，然後再求出W opt
值。0 0.1 0.2 0.3 0.4 0.5 0.6 0.7 0.8 0.9 1
x 10 -3 0
0.5 1 1.5 2 2.5
Wopt N F ( d B )
PD=5mW PD=10mW PD=15mW PD=20mW PD=25mW
圖 3-12 NF、
P D
與W opt
之間的關係圖 (三)設計偏壓電路(DC Bias)：在設計流程(一)已經選擇
P D
=5mW，且 LNA 的V dd
是 1.8V，所 以I D ( M 1 , M 2 ) ≈ 2 . 8 mA
，利用I D − V DS
直流曲線，找到對應的V 61 . 0
V GS =
及V DS = 1 V
，如圖 3-13 所示。NF
≈
1.7dB；W opt
=100umm
再利用
I D − V GS
直流曲線，算出GS D 1
m
Vg I
∂
= ∂
=32.62mA/V，如圖3-14 所示。然後再利用公式算出C ，如下式(3.34)。
gs
2 ox
gs
100um 0.18um 8.45mF/m3 WLC 2
3
C
=
2= × × ×
pf 10 014 .
1 × − 13
=
(3.34)圖 3-13
I D − V DS
直流曲線圖 3-14
I D − V GS
直流曲線(四)設計輸入端匹配電路：電感
L s
與L 值g
輸入阻抗的匹配主要是為了減少射頻訊號進入內部電路時產生 反射效應(reflect effect)，讓輸入的射頻訊號功率不至耗損太多。通 常，在低雜訊放大器的電路設計上，考慮到低雜訊放大器的前級通常 還會置放一個帶通濾波器，而濾波器的輸出阻抗通常為 50O 阻抗，
為了避免不必要的反射所造成的雜訊，所以設計 50O 為低雜訊放大 器的輸入阻抗。輸出端的阻抗匹配考慮到高頻量測儀器系統大部分是 50O 的系統，所以設計輸出阻抗也為 50O。
源極電感衰減電路架構，重要優點為阻抗的實部值控制是經由電 感的選擇而決定，如圖 3-15 所示，輸入端阻抗匹配的小訊號等效電 路如圖 3-16 所示。
圖 3-15 源極電感衰減電路架構
圖 3-16 輸入端阻抗匹配的小訊號等效電路
I_AC gmVgs C
Cgs
L Ls L
Port Lg Port1
Port Port2
Zin Vin
Iin
Vgs
其輸入阻抗為
s
gs m gs
g s in
in in
LC g sC
) 1 L L ( I s
Z
=
V= + + +
T s
gs g
s
LsC ) 1 L L (
s
+ + + ω
≈
(3.35) 其中g m
為電晶體 M1 的互導，C gs
則是 M1 閘源極間的寄生電 容，且 CMOS 的截止頻率可近似等於gs T m
C
=
gω
。為了得到 50O 的阻 抗匹配，即Z in
等於 50O 實阻抗；因此，令(3.23)式中的實部項等於 50Ω，則可以表示如下式
ω T L s = 50 Ω
(3.36) 將設計流程(三)所求之g m
及C gs
代入上式(3.36)，即可得L s ≈ 0 . 155 nH
(3.37) 同理，(3.35)式中的虛部項則必須等於零，如(3.38)式所示：0 sC
) 1 L L ( s
gs g
s + + =
(3.38) 設 S=jω o
代入(3.38)式，可求得共振頻率ω o
的展開式為
gs s g
o
(L L )C1
= +
ω
(3.39) 將ω 0 = 2 π f = 2 π × 5 . 25 GHz = 3 . 2986 × 10 10 rad / sec
、L s ≈ 0 . 155 nH
、C gs = 1 . 014 × 10 − 13 pf
及代入上式(3.39)，即可得 nH905 . 8
Lg
≈
(3.40) 從(3.36)、(3.39)式，可以知道藉由 CMOS 電晶體截止頻率與 Ls 電感值來決定輸入實阻抗 50Ω，並只要適當的調整 Lg 及 Ls 大小即 可決定輸入端共振頻率的範圍。所以在輸入端阻抗匹配的電路實現方 面，皆是從調整電感 Lg、Ls 及電容C gs
值來進行設計。(五)設計輸出端匹配電路：電感
L d
與電容C d
值輸出端的阻抗匹配考慮到輸出最大功率增益的發生及量測儀器 為 50O 系統，因此設計
Γ L = Γ out *
共軛匹配及Z b
=50O，並且使用 Smithchart 將電感
L d
及電容C d
值求出，完成輸出端阻抗匹配的設計，如圖 3-17 所示。圖 3-18 為設計方法(一)的完整電路圖。圖 3-17 輸出端匹配電路的設計
Vin
R R2 R=0.5 kOhm TSMC_CM018RF_NMOS_RF
M2 nr=20 wr=2.5 um
C C2 C=0.19 pF
L L3 R=
L=8.905 nH Term
Term1 Z=50 Ohm Num=1
C C1 C=1.0 nF
L L4 R=
L=3.8 nH
L L2 R=
L=0.155 nH
TSMC_CM018RF_NMOS_RF M1
nr=40 wr=2.5 um
Term Term2 Z=50 Ohm Num=2
V_DC Vbias Vdc=0.63 V TSMC_CM018RF_RES R1
V_DC SRC3 Vdc=1.8 V
圖 3-18 設計方法(一)的完整電路圖